• 대한수학회지
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• 제41권6호
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• pp.945-955
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• 2004

In this paper, we establish a number system in $R^n$ which arises from a Haar wavelet basis in connection with decompositions of certain Cuntz algebra representations on $L^2$( $R^n$). Number systems in $R^n$ are also of independent interest [9]. We study radix-representations of $\chi$ $\in$ $R^n$: $\chi$:$\alpha$$_{ι}$ $\alpha$$_{ι-1}$…$\alpha$$_1$$\alpha$$_{0}$ ㆍ$\alpha$$_{-1}$ $\alpha$$_{-2}$ … as $\chi$= $M^{ι}$$\alpha$$_{ι}$ $\alpha$＋…M$\alpha$$_1$＋$\alpha$$_{0}$ ＋ $M^{-1}$ $\alpha$$_{-1}$ ＋ $M^{-2}$ $\alpha$$_{-2}$ ＋… where each $\alpha$$_{k}$ $\in$ D, and D is some specified digit set. Our analysis uses iteration techniques of a number-theoretic flavor. The view-point is a dual one which we term fractals in the large vs. fractals in the small,illustrating the number theory of integral lattice points vs. fractions.s vs. fractions.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.454-460
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• 2003

본 논문에서는 RNS 시스템 상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘을 제안한다. 모듈러 감소를 위해서 새로운 테이블 참조 방식을 사용한다. 테이블 참조시 RNS 시스템이 비 가중치 시스템이므로 대수 비교를 비교하기 위해서 MRS 시스템을 이용한다. 제안한 곱셈 알고리즘은 RNS 컴퓨터 상에서 상대적으로 계간하기 쉬운 MRS 시스템을 사용함으로써 대수 비교를 효율적으로 수행할 수 있다. 기존의 RNS 시스템 상에서 테이블 감소를 이용한 모듈러 곱셈 알고리즘과 비교시 전체 테이블의 크기를 1/2로 줄일 수 있고, 산술 연산도 2ㅣ 개의 프로세서를 사용하여 0(ι) 만에 수행할 수 있다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.54-61
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• 2008

본 논문에서는 디지털 신호를 실시간으로 처리하기 인한 TIQ 방식의 Flash 6-bit ADC 회로를 설계하였다. 새로운 논리회로 설계나 소자들의 근접 배치로 ADC의 속도를 향상시키는 대신에 새로운 코드를 이용하여 DSP의 처리능력을 높이도록 하였다. 제안한 코드는 ADC의 출력으로 이진수를 세공하지 않고 2와 3진법을 동시에 사용하는 Double Base Number System(DBNS)방법이다. 전압은 기존의 이진수를 표시하는 방법과 동일하지만, 밑수로 2와 3의 두개를 동시에 사용하여 합의 형태로 표현하는 방법이다. DBNS 표현법은 곱셈기와 가산기를 이용하지 않고 연산을 좌우로 이동하여 연산을 신속히 처리할 수 있다. 디지털 신호처리에서 사용하는 DBNS는 합의 수가 적도록 Canonical 표현을 구하는 알고리즘을 사용하지만, A/D 변환기에서는 Fan-In 문제가 발생하여 균일한 분포를 이루도록 하는 새로운 알고리즘을 개발하였다. HSPICE를 이용한 ADC의 시뮬레이션 결과 0.18um 공정에서 최고 동작속도는 1.6 GSPS이며 최대 소비전력은 38.71mW이였다.

• 정보보호학회논문지
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• 제17권1호
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• pp.127-132
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• 2007

본 논문에서는 주어진 기수 ${\gamma}$ 표현법을 SPA에 안전하게 리코딩 하는 방법을 제안한다. 제안된 알고리즘들은 기존의 것들과는 달리, Left-to-Right 리코딩이 가능하도록 구성되어져 있기 때문에 최상위 비트부터 스캔하면서 스칼라 곱셈을 계산하는 알고리즘과 연동이 되어 질 경우, 추가 메모리 없이 쉽게 구현된다는 장점이 있다. 따라서 Left-to-Right리코딩 기법들은 메모리의 제약을 받는 장비인 스마트 카드, 센서 노드에 적합하다.

• 정보보호학회논문지
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• 제17권1호
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• pp.21-32
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• 2007

Vuillaume-Okeya는 스칼라 모듈러 지수승 연산에서 SPA공격에 안전한 리코딩 방법을 제안하였다. 제안한 방법은 역원 연산의 비용이 큰 RSA 또는 DSA 같은 시스템에서 효율적으로 구성 될 수 있게 비밀키의 표현을 0을 포함하지 않는 양의 디짓 셋 ${1,2,{\cdots},2^{\omega}-1}$을 이용해 리코딩 하였다. 제안된 방법은 비밀키의 최하위 비트부터 스캔하면서 리코딩하는 Right-to-Left기법이다. 따라서 지수승 연산 전에 리코딩이 연산되고 그 결과를 저장하는 추가적인 공간이 필요하게 된다. 본 논문은 Left-to-Right 방향으로 수행하는 새로운 리코딩 방법들을 제안한다. 본 논문에서 제안하는 방법은 (1) 일반적으로 윈도우 크기가 ${\omega}$인 SPA에 안전한 부호가 없는 Left-to-Right리코딩 방법이고 (2) 윈도우 크기 ${\omega}=1$(즉, {1,2}로 구성된 부호가 없는 이진 표현)인 경우는 일반적인 윈도우 크기 ${\omega}$에 제안된 기법보다 훨씬 간단하게 변형할 수 있다. 또한 (3) 제안된 리코딩 방법은 부호가 없는 comb 방법에도 적용하여 SPA에 안전하게 수행할 수 있고, (4) 기수가 ${\gamma}$인 경우에도 확장하여 SPA에 안전하게 대응할 수 있다. 본 논문에서 제안한 Left-to-Right리코딩 기법들은 메모리의 제약을 받는 장비인 스마트 카드, 센서 노드에 적합하다.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.