• 공학논문집
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• 제3권1호
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• pp.57-64
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• 1998

VLSI로 구현 가능한 새로운 실시간 2차원 메디안필터의 VLSI구조를 제안하였다. 제안된 구조는 메디안필터의 효율적인 VLSI 구현을 위하여 작은 메모리 사용, 규칙적인 계산, 지역 데이터 전달 등의 특성을 갖고 있다. 이를 위하여 메디안필터링 알고리즘을 분석하여 메디안 필터링 알고리즘에 내재되어 있는 병렬처리 특성 중 파이프라인 가능성을 최대한 활용할 수 있도록 하였다. 또한 2차원 실시간 메디안필터에 사용되는 메모리와 Latency를 줄이기 위하여 Separable 2차원 메디안필터링 알고리즘을 사용하였는데 사용된 Separable2차원 메디안필터는 기존의 메디안필터와 거의 유사한 성능을 보여주고 있다. C 언어를 이용한 행위레벨 시뮬레이션을 통하여 성능을 확인하고 분석하였다.

• 전자공학회논문지S
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• 제35S권1호
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• pp.105-113
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• 1998

A new image processor is implemented for high-speed digital copiers and facsimiles. The imgage processor performs CCD and CIS interface, pre-processing, enlargement andreduction of gray level image, and various halftoning algorithms. Implemented halftoning algorithms are simple thresholding, fuzzy based mixed mode thresholding, dithering, and edge enhanced error diffusion. The result of binarization is transferred to a printer with serial or paralel output ports. Line by line pipelined data prodessing architecture is employed with time sharing access of the external memory. In receiving mode, it converts the resolution of received binary image for compatibility with conventional facsimile. In copy mode, a line of A3 paper with 400 dpi is processed with in 2.5 ms. The prototype of image processor was implemented usig Laser Programmable Gate Array (LPGA) with 0.8.mu.m technology.

• 대한전자공학회논문지
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• 제27권7호
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• pp.1015-1024
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• 1990

This paper proposes a program counter unit(PCU) on the pipelined architecture of RISC (Reduced Instruction Set Computer) type high performance processors, PCU is used for supplying instruction addresses to memory units(Instruction Cache) efficiently. A RISC processor's PCU has to compute the instruction address within required intervals continnously. So, using the method of self-generated incrementor, is more efficient than the conventional one's using ALU or private adder. The proposed PCU is designed to have the fast +4(Byte Address) operation incrementor that has no carry propagation delay. Design specifications are taken by analyzing the whole data path operation of target processor's default and exceptional mode instructions. CMOS and wired logic circuit technologic are used in PCU for the fast operation which has small layout area and power dissipation. The schematic capture and logic, timing simulation of proposed PCU are performed on Apollo W/S using Mentor Graphics CAD tooks.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.77-83
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• 2004

VLSI 시스템에서 전력 소모를 줄이기 위해서는 메가블록이 동작하지 않는 동안 전원을 차단하여 누설 전류를 억제하는 방법이 효과적이다. 최근 들어 다중 문턱 전압 CMOS를 사용하여 전원을 차단하는 방법이 널리 연구되고 있으나, 동작 주파수가 증가함에 파라 전원 복귀에 필요한 시간이 짧아지게 되고, 짧은 시간에 전원이 복귀되면서 전원선에 대량의 전류가 순간적으로 흐르게 된다. 이에 따라 매우 큰 전원 잡음이 생겨서 전원 전압이 안정적이지 못하고 흔들리게 되며 이는 많은 경우 시스템의 오동작을 초래하게 된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 새로운 전원 복귀 기법을 제안한다. 제안하는 기법은 메가블록의 전원이 차단되었다가 다시 복귀할 때 한꺼번에 전원을 켜는 것이 아니라 파이프라인 방식으로 몇 단계로 나누어 전원을 켬으로서 전원선에 흐르는 최대 전류 및 이에 따른 전원 잡음을 크게 억제한다. 제안하는 파이프라인 전원 복귀 기법을 검증하기 위해서 컴팩트 플래시 메모리 제어기 칩에 본 기법을 적용하여 곱셈기 블록의 전원을 차단하고 복귀할 때의 전원 잡음을 모의실험하고 분석하였다. 모의실험 결과, 제안하는 기법은 기존의 전원 차단 기법에 비해 전원 잡음을 매우크게 줄일 수 있음을 확인하였다.

• 방송공학회논문지
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• 제10권3호
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• pp.392-400
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• 2005

모바일 환경에서의 효과적인 동영상 압축을 위한 고집적 MPEG-4@SP 동영상 압축기인 VideoCore의 구조를 제안한다. 동영상 압축을 수행할 때 움직임 추정, 움직임 보상, 양자화, 이산여현부호화, 가변장부호화와 같은 기능은 외부 메모리 처리가 빈번하기 때문에 높은 메모리 대역폭을 필요로 한다. 본 논문에서 제안한 움직임 추정기는 소용량의 로컬 메모리를 효과적으로 운용함으로써 대용량 외부 메모리와의 메모리 대역폭을 최소화하는 동영상 압축을 가능하게 한다. 또한 제안한 동영상 압축기 구조는 가장 계산량이 많은 움직임 추정부와 이를 제외한 나머지 기능들을 동시에 구동시키는 파이프라인 구조를 채택함으로써 낮은 동작 주파수에서 실시간 고화질 동영상 압축을 실현한다.

• 한국통신학회논문지
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• 제27권8A호
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• pp.725-732
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• 2002

터보 부호의 복호에 사용되는 블록 MAP (Maximum A Posteriori) 복호 알고리듬은 Log-MAP 복호 알고리듬으로부터 메모리 사용량을 감소시킨 알고리듬이다. 기존 블록 MAP 복호기의 BER (Bit Error Rate) 성능은 블록 크기와 트레이닝 크기에 의해 결정되며, 하드웨어의 활용도를 최대로 하고 연속적인 복호를 위해 트레이닝 크기와 같은 블록 크기를 사용한다. 블록 크기와 트레이닝 크기가 복호기의 BER 성능에 미치는 영향을 실험한 결과, 트레이닝 크기가 충분하면 블록 크기가 작아도 BER 성능이 유지됨을 보인다. 본 논문에서는 면적 효율적인 블록 MAP 복호기의 구조를 제안한다. 제안된 복호 방식은 블록 크기의 정수 배인 트레이닝 크기를 사용함으로써 메모리 사용량을 감소시키는 복호 순서를 사용한다. 제안된 복호 순서를 효과적으로 수행하기 위해 파이프라인 구조를 제안하였다. 실험 결과 제안된 복호 방식은 BER 성능을 유지하면서 메모리 사용량이 30~45% 감소하는 것을 확인하였다.

• 한국통신학회논문지
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• 제36권11C호
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• pp.662-672
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• 2011

본 논문은 새로운 경계선 보존 알고리즘을 이용하여 블록화 현상을 제거하는 디블로킹 필터와 HD해상도의 실시간 영상처리가 가능한 디블로킹 필터의 VLSI구조를 제안한다. 기존의 블록 분류 기반의 접근 방법과 달리 제안된 알고리즘은 픽셀 분류 기반 접근을 사용한다. 또한 제안된 경계선 보존 맵은 픽셀을 경계선 영역과 평탄 영역으로 분류하며, 블록화 현상 제거에 사용되는 오프셋 필터와 경계선 보존 필터의 기반이 된다. 이를 바탕으로 제안된 디블로킹 필터의 VLSI구조는 고연산량 처리를 위하여 블록 전체에 파이프라인 기법을 적용하였다. 또한 블록 버퍼를 위한 메모리 절감 구조는 메모리의 사용을 최적화 시킨다. 본 필터는 VHDL을 이용한 설계를 통하여 CycloneII FPGA상에서 구현된 구조의 동작을 검증 후, Synopsys의 Design Compiler와 ANAM 0.25 ${\mu}m$ CMOS cell library로 합성하여 칩으로 구현하였을 때의 성능을 예측하였다. 제안된 알고리즘의 실험 결과는 세밀한 영상성분을 보존하면서 효과적으로 블록화 현상을 제거하며, 픽셀 분류 기반에서 제안된 알고리즘은 블록 분류 기반보다 PSNR 성능이 우수함을 보였다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1090-1098
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• 1999

본 논문에서는 자기 디스크 출력 채널에 사용되는 EPR-4 비터비 디코더 회로를 설계하였다. 비터비 디코더는 ACS 회로, 경로 메모리, 최소값 감지회로, 출력 선택 회로로 구성되었다. 설계한 EPR-4 비터비 디코더는 (1,7) RLL 코드를 사용하여 하드웨어 구현에 필요한 상태수를 8개에서 6개로 감소시켰으며, ACS 연산시 누적 동작과정에서 발생할 수 있는 오버플로우 문제를 처리하기 위해 2의 부소 연산에 바탕을 둔 modulo 비교를 사용하였다. 그리고 경로 메모리 회로에서 6개 출력이 수렴하지 않는 경우 최소 state metric 값을 경로에서 최종 결과값을 결정하도록 파이프라인 구조의 최소값 감지회로를 사용하였다. EPR-4 비터비 디코더 회로는 0.35 $\mu\textrm{m}$ CMOS 공정에 맞추어 설계되었으며, 트랜지스터 개수는 약 15,300 이며, 3.3V의 전압조건에서 최대 데이터 수신율은 250Mbps이다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.417-424
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• 2019

AR/VR 디바이스에서 무손실 이미지 압축을 위한 JPEG-LS(: LosSless) 코덱에서 SBT 기반 프레임 압축기술로 메모리와 지연을 줄이는 설계를 제안하였다. 제안된 JPEG 무손실 코덱은 주로 콘텍스트 모형화 및 업데이트, 픽셀과 오류 예측 그리고 메모리 블록으로 구성된다. 모든 블록은 실시간 영상처리를 위해 파이프라인 구조를 가지며, LOCO-I 압축 알고리즘에 SBT 코딩기반의 개선된 2차원 접근방식을 사용한다. 제시한 STB-FLC기법을 통해 Block-RAM 사이즈를 기존 유사연구보다 1/3로 줄이고 예측(prediction) 블록의 병렬 설계는 처리속도에 향상을 가져올 수 있었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권6호
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• pp.3208-3229
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• 2017

Rectification is an essential procedure for simplifying the disparity extraction of stereo matching algorithms by removing vertical mismatches between left and right images. To support real-time stereo matching, studies have introduced several look-up table (LUT)- and computational logic (CL)-based rectification approaches. However, to support high-resolution images, the LUT-based approach requires considerable memory resources, and the CL-based approach requires numerous hardware resources for its circuit implementation. Thus, this paper proposes a multi-level accumulation-based rectification method as a simple CL-based method and its circuit implementation. The proposed method, which includes distortion correction, reduces addition operations by 29%, and removes multiplication operations by replacing the complex matrix computations and high-degree polynomial calculations of the conventional rectification with simple multi-level accumulations. The proposed rectification circuit can rectify $1,280{\times}720$ stereo images at a frame rate of 135 fps at a clock frequency of 125 MHz. Because the circuit is fully pipelined, it continuously generates a pair of left and right rectified pixels every cycle after 13-cycle latency plus initial image buffering time. Experimental results show that the proposed method requires significantly fewer hardware resources than the conventional method while the differences between the results of the proposed and conventional full rectifications are negligible.