• 전자공학회논문지
• /
• 제52권3호
• /
• pp.116-126
• /
• 2015

분산 이기종 시스템에서 병렬 응용프로그램의 성능은 태스크를 스케줄링하는 방법에 따라 크게 영향을 받는다. 따라서 병렬 응용프로그램의 성능에 영향을 미치는 요소들을 태스크 스케줄링에 반영함으로써 주어진 환경 내에서 최적의 결과를 도출할 수 있도록 해야 한다. 일반적으로 병렬 응용프로그램의 전체 처리시간에 영향을 미치는 결정적 요소는 입력 그래프의 임계경로이다. 본 논문에서는 임계 경로 상의 임계노드를 고려한 태스크 스케줄링 알고리즘인 CLTS를 제안한다. CLTS는 우선순위 결정 단계에서 계층화를 통해 노드의 병렬처리 효율을 향상시키고 임계노드 처리에 의한 지연시간을 단축시킬 수 있도록 우선순위를 결정한다. 또 프로세서 할당 단계에서는 조건적으로 복제 기반 정책, 혹은 삽입 기반 정책을 사용하여 노드를 프로세서에 할당함으로써 전체 처리시간을 단축시킨다. 제안한 CLTS의 성능 평가를 위해 기존의 리스트 스케줄링 알고리즘인 HCFPD, DCPD와 함께 성능을 비교 평가하였다. 시뮬레이션을 통해 CLTS는 평균 SLR을 기준으로 HCPFD 대비 7.29%, DCPD 대비 8.93% 향상되었고, Speedup을 기준으로 HCPFD 대비 9.21%, DCPD 대비 7.66% 향상된 성능을 보임을 확인하였다.

• 한국정보통신학회논문지
• /
• 제14권3호
• /
• pp.684-690
• /
• 2010

기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가지고 있다. 이러한 문제점은 SoC의 내부의 IP 수가 많을수록, 전체적인 SoC의 성능을 저하시키게 되어, CPU 자체의 속도보다는 전체적인 통신 분배에 의해 SoC의 성능이 좌우 된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 SoC의 성능을 향상시키기 위해 크로스바 스위치버스 구조를 제안한다. 크로스바 스위치 버스는 마스터 모률 8개, 슬레이브 모듈 16개까지 연결이 가능하며, 다중 버스 채널구조로 되어 있어 병렬통신이 가능하다. 또한 각 16개의 슬레이브 인터페이스마다 우선순위 정보가 저장된 아비터가 내장되어 하나의 마스터가 슬레이브를 독점하는 것을 방지하는 것과 동시에 효율적인 통신을 지원한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상되었다.

• 한국정보통신학회논문지
• /
• 제7권1호
• /
• pp.106-113
• /
• 2003

본 논문에서는 CMOS 기술을 이용하여 2.4GHz ISM 주파수 대역의 LNA를 설계하였다. 캐스코드 증폭기를 이용하여 잡음을 억제하고 이득을 향상시켰으며 캐스캐이드의 공통 소스 증폭기의 출력을 캐스코드와 병렬로 연결되는 MOS의 입력으로 연결하여 IM3를 감소시키고자 하였다. 제안된 저잡음증폭기는 3.3V의 전원을 공급하는 Hynix 0.35$\mu\textrm{m}$ 2-poly 4-metal CMOS 공정을 이용하여 설계되었다. HSPICE Tool을 이용하여 시뮬레이션 하여 13dB의 이득과 1.7dB의 잡음지수, 약 8dBm의 IIP3, -3ldB와 -28dB의 입ㆍ출력 매칭특성을 확인하였다. 이 때 reverse isolation은 -25dB, 전력사용은 4.7mW이었다. Mentor를 이용한 Layout은 2${\times}$2$\mu\textrm{m}$ 이하의 크기를 갖는다.

• 한국멀티미디어학회논문지
• /
• 제15권1호
• /
• pp.81-86
• /
• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 디지털융복합연구
• /
• 제13권12호
• /
• pp.381-390
• /
• 2015

스마트폰과 같은 이동형 장치들은 계산 성능이나 메모리 크기, 배터리 전력량 등의 한계로 인해 엔터테인먼트 애플리케이션이 요구하는 상호작용성을 보장하기 어렵다. 이를 해결하기 위해 본 논문에서는 상호작용이 필수적인 애플리케이션의 응답 속도를 개선할 수 있는 코드 수준 병렬화 방법론을 제안한다. 이 방법을 적용하면, 스마트폰 등에서 제공하는 멀티코어 아키텍쳐를 바탕으로 기존 애플리케이션의 모노코어 알고리즘을 복잡한 재설계 없이 코드 수준에서 병렬화 할 수 있다. 특히 플랫폼 독립적인 표준 쓰레드 라이브러리인 POSIX 쓰레드를 활용하면 안드로이드나 iOS등의 다양한 스마트폰 플랫폼에서 본 방법론을 적용할 수 있다. 이의 효과적인 응용 사례로서 수백만개의 원소를 처리하는 행렬 연산 함수를 병렬화 해보았고 실사용 환경에서 약 3배가량의 성능 향상을 확인하였다.

• 정보처리학회논문지A
• /
• 제10A권6호
• /
• pp.627-634
• /
• 2003

본 논문에서는 주어진 손님 그래프 모델의 정점들과 간선들을 신장율, 혼잡율 등의 성능 파라미터들을 보다 우수하게 유지하면서 주인 그래프의 대응되는 정점들 및 경로들오 매핑시키는 "그래프 임베딩 문제"라고 불리는 그래프이론 문제를 다른다. 먼저 높이가 N인 파라미트 모델을 높이가 $(4^{(N+1)/3}+2)/3$ 이고 2-차원 정방현 메쉬의 한 변의 길이가 $2^{(2N-1)/3}$인 3-차원 메쉬 구조의 대규모 병렬처리시스템으로 임베딩 할 수 잇는 새로운 매핑함수를 제안하고, 해당 임베딩 하에서 인접된 두 정점들 상호간 통신에 필요한 단계의 수를 반영하는 신장율의 관점에서 성능을 분석한다. 본 임베딩의 신장율이 $2{\cdot}4^{(N-2)/3}+4)/3$ 임을 증명한다. 이러한 결과는 동일한 조건 하에서 기존의 결과인 $4^{N+183}+2)/3$ 보다 우수한 것이다.다 우수한 것이다.

• 정보처리학회논문지A
• /
• 제14A권5호
• /
• pp.301-308
• /
• 2007

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다.

• Journal of Electrical Engineering and Technology
• /
• 제8권5호
• /
• pp.1029-1039
• /
• 2013

To avoid undesirable disconnection of healthy wind generators (WGs) or a wind power plant, a WG protection relay should discriminate among faults, so that it can operate instantaneously for WG, connected feeder or connection bus faults, it can operate after a delay for inter-tie or grid faults, and it can avoid operating for parallel WG or adjacent feeder faults. A WG protection relay based on the positive- and negative-sequence fault components is proposed in the paper. At stage 1, the proposed relay uses the magnitude of the positive-sequence component in the fault current to distinguish faults requiring non-operation response from those requiring instantaneous or delayed operation responses. At stage 2, the fault type is first determined using the relationships between the positive- and negative-sequence fault components. Then, the relay differentiates between instantaneous operation and delayed operation based on the magnitude of the positive-sequence fault component. Various fault scenarios involving changes in position and type of fault and faulted phases are used to verify the performance of the relay. This paper concludes by implementing the relay on a hardware platform based on a digital signal processor. Results indicate that the relay can successfully distinguish the need for instantaneous, delayed, or non-operation.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2000년도 추계종합학술대회
• /
• pp.499-503
• /
• 2000

본 논문에서는 기존 2진 FFT(Fast fourier transform)에서 확장해 다치논리 연산기를 이용해서 고속 다치 FFT 연산기를 구현하였다. 이를 바탕으로 구현한 FFT 연산의 가산은 기존의 2치 FFT연산과 비교해 결선과 트랜지스터 개수도 반으로 줄어지는 효과가 있다. 캐리 전파없는 가산기를 구현하기 위해서 (0,1,2,3)의 과잉 디지트 집합을 이용한 과잉 양의 수 표현(Reduntandt Positive-digit number Representation)을 FFT 내부적으로 이용하였고 이로 인해 능동소자의 감소와 이를 연결하기 위한 결선의 감소의 효과가 있고 VLSI(Very large scale intergation)의 설계시 정규성과 규칙성으로 효과적이다. FFT의 가산동작을 위해서는 캐리전파없는 가산기를 사용하였고 그리고 곱셉작용을 위해서는 곰셉기의 연산시간이 길고 면적이 큼으로 간단한 수학적 동작을 위해서 다치 LUT(Look up table)을 이용해 곱셈의 역할을 대신하였다. 마지막으로 시스템의 호환을 위해 하이브리드형 다치 FFT 연산기를 설계하여 예로 제시하였다.

• 마이크로전자및패키징학회지
• /
• 제22권2호
• /
• pp.11-19
• /
• 2015

Since CMOS device scaling has stalled, three-dimensional (3-D) integration allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. 3-D integration has many benefits such as increased multi-functionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, because it vertically stacks multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip. Anticipated applications start with memory, handheld devices, and high-performance computers and especially extend to multifunctional convengence systems such as cloud networking for internet of things, exascale computing for big data server, electrical vehicle system for future automotive, radioactivity safety system, energy harvesting system and, wireless implantable medical system by flexible heterogeneous integrations involving CMOS, MEMS, sensors and photonic circuits. However, heterogeneous integration of different functional devices has many technical challenges owing to various types of size, thickness, and substrate of different functional devices, because they were fabricated by different technologies. This paper describes new 3-D heterogeneous integration technologies of chip self-assembling stacking and 3-D heterogeneous opto-electronics integration, backside TSV fabrication developed by Tohoku University for multifunctional convergence systems. The paper introduce a high speed sensing, highly parallel processing image sensor system comprising a 3-D stacked image sensor with extremely fast signal sensing and processing speed and a 3-D stacked microprocessor with a self-test and self-repair function for autonomous driving assist fabricated by 3-D heterogeneous integration technologies.