• 전기전자학회논문지
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• 제5권2호
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• pp.128-135
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• 2001

모드 전송선로 이론(MTLT: Modal Transmission-Line Theory)을 사용하여 방향성 결합기로 구성된 광 파장 필터를 설계하고 그 특성을 정확히 분석하였다. 전형적인 평면 구조형 결합기가 협대역 필터를 구현하기 위하여 이용되었으며, 테이퍼형 방향성 결합기가 광대역 필터를 구현하기 위하여 채택되었다. 협대역 필터의 경우 TE/TM 모드는 ${\lambda}=1.303{\mu}m$와 $1.1496{\mu}m$에서 최대 결합효율을 나타냈으며, 그 대역폭은 각각 30nm와 10nm로 나타났다. 더욱이, ${\lambda}=1.55{\mu}m$에서 동작하는 광대역 필터의 경우 TE/TM모드의 결합길이를 $183{\mu}m$와 $178{\mu}m$로 선택하였을 때 각각 저지대역(stop-band)과 통과대역(pass-band) 필터특성을 나타내었다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국정보통신학회논문지
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• 제16권10호
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• pp.2143-2149
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• 2012

DVB-S2에 적용되는 Shannon의 채널 용량 한계에 근접한 LDPC 부호는 복호화의 낮은 복잡도와 좋은 거리 특성으로 오류마루 현상인 나타나지 않고, 완성 병렬 처리가 가능하다. 하지만 구현상에 있어서 큰 블록 사이즈 및 많은 반복 횟수 때문에 복호과정에서 고속화가 어렵다. 이에 본 논문에서는 HSS(Horizontal Shuffle Scheduling) 방식을 연구하여 최적의 반복횟수를 제시한다. 고속 복호를 위한 복호과정의 한 방법으로 HSS 방식은 체크 노드를 중심으로 체크 노드가 업데이트 되는 과정에서 비트 노드도 같이 업데이트 되기 때문에 한 번의 반복이 끝났을 때 비트노드는 여러 번 반복한 효과를 가지게 된다. 결국 기존에 제시된 반복횟수보다 HSS 방식을 적용하였을 때 더 적은 반복 횟수로 동일한 성능을 얻을 수 있다. HSS 방식을 적용하여 시뮬레이션 한 결과, 각각의 부호화율에서 동일한 성능으로 최소 30% ~ 최대 50% 만큼 반복횟수를 줄일 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제16권10호
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• pp.2253-2260
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• 2012

본 논문에서는 H.264/AVC 복호기의 역변환과 역양자화를 위한 효율적인 하드웨어 구조를 제안한다. 기존 역변환 및 역양자화기에서는 AC계수와 DC계수를 복호하는 순서가 다르다. 색차 DC계수와 인트라 $16{\times}16$ 모드에서 휘도 DC계수는 역변환을 수행하고 역양자화를 수행하는 반면에, 휘도 및 색차 AC계수는 역양자화를 수행하고 역변환을 수행하기 때문에 하드웨어로 구현시 제어 복잡도가 증가한다. 제안하는 구조는 DC계수와 AC계수에 관계없이 역양자화를 수행한 후 역변환을 수행하여 제어 복잡도를 감소시키고, 역양자화 연산을 공통 연산기를 사용하여 처리함으로써 계산 복잡도가 감소한다. 기존 역양자화기에는 나눗셈 연산을 포함하고 있어 복호하는 순서를 변경할 경우 오차가 발생하기 때문에 나눗셈 연산을 역변환 후에 수행하여 오차를 방지한다. 또한, 역변환기와 역양자화기를 3단 파이프라인으로 구성하고 수평 IDCT와 수직 IDCT를 병렬로 구현하여 수행 사이클을 감소시켰다. 제안하는 역변환기와 역양자화기의 매크로블록 당 처리되는 사이클 수를 비교 분석한 결과, 기존 구조 대비 45%이상 향상된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.781-788
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• 2017

본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

• 한국통신학회논문지
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• 제31권12C호
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• pp.1143-1149
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• 2006

본 논문에서는 체크 노드 분할을 이용한 변형된 반복 복호 방법 [8]을 IEEE 802.16e 표준에서 제시된 low-density parity-check(LDPC) 부호에 적용하여 복호의 수렴 속도 개선을 확인한다 또한 IEEE 802.16e에서 제시된 LDPC 부호에 가장 적합한 체크 노드 분할 방법을 제안한다. 수렴 속도 개선은 반복 횟수를 줄일 수 있다는 의미에서 계산 복잡도를 감소시킬 수 있다. 이러한 체크 노드 분할을 이용한 복호 방법은 복호기의 하드웨어 구현이 병렬 처리 방식으로 구현되기 어려운 시스템에서 효과적인 직렬 처리 방식으로 적용될 수 있다. 제시된 LDPC 부호의 변형된 반복 복호 방법은 무선 통신 시스템 환경의 실제 복호기를 구현하는데 사용될 수 있다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• 전자공학회논문지D
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• 제36D권4호
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• pp.1-7
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• 1999

다양한 이동통신 시스템의 기지국과 중계기 장비에서 입·출력 신호성분의 모니터링을 위한 다양한 형태의 방향성 결합기가 요구된다. 본 논문의 서로 평행한 세 선로로 구성된 방향성 결합기는 서로 다른 결합도를 갖고, 한 결합포트에 부정합이 발생하였을 때 다른 결합포트에 영향을 주지 않는 독립성을 갖는 장점이 있다. 본 논문에서는 비대칭 결합선로를 이용하여 2개의 서로 다른 결합도를 갖는 이중 방향성 결합기의 새로운 해석방법과 설계시 필요한 우 및 기 모드의 임피던스를 구할수 있는 수식을 제시하였다. 유도된 수식을 이용하여 국내에서 운용중인 PCS 대역인 1.7∼2GHz의 주파수 영역에서 각각 20dB와 30dB의 결합도를 갖는 이중 방향성 결합기를 설계, 제작하여 원하는 결합도와 약 40dB의 SHB은 지향성을 얻었고, 측정결과와 시뮬레이션 결과가 잘 일치됨을 보였다.

• 대한전자공학회논문지TC
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• 제41권6호
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• pp.93-99
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• 2004

무선랜에 대한 수요의 급격한 증가로 HyperLAN(5.1-533GHz, 5.725-5.825GHz)이 전세계 적으로 무선랜을 위하여 새롭게 할당되고 있다. 또한 대부분의 이동통신기기는 크기가 작으므로 안테나의 크기는 효과적인 설계를 위해 매우 중요하다. 본 논문에서는 5GHz 무선랜을 위해 소형 광대역 안테나를 설계하였다. U슬롯 안테나는 간단한 구조이지만 $10-40\%$의 광대역을 가지고 있으며, 또한 좋은 방사특성을 가지고 있다. 그러나, 일반적으로 U슬롯 안테나의 크기는 크므로 PDA나 노트북과 같은 무선통신기기에 적용하기에 어려움이 있다. 제안된 안테나는 사각패치에 U형 슬롯을 이용하여 광대역 특성을 얻었고, 두 개의 유전체 기판과 스티로폼을 이용함으로써 소형화하였다. U슬롯 안테나의 설계를 위해 유한차분시간영역(FDTD) 법이 적용되었고 MPI 병렬화기법을 이용하여 FDTD법의 분석속도를 향상하였다.