• 센서학회지
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• 제31권6호
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• pp.366-370
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• 2022

A 12 ㎛ pixel-sized 360 × 240 microbolometer focal plane array (MBFPA) was fabricated using a complementary metaloxide-semiconductor (CMOS)-compatible process. To release the MBFPA membrane, an amorphous carbon layer (ACL) processed at a low temperature (<400 ℃) was deposited as a sacrificial layer. The thermal time constant of the MBFPA was improved by using serpentine legs and controlling the thickness of the SiNx layers at 110, 130, and 150 nm on the membrane, with response times of 6.13, 6.28, and 7.48 msec, respectively. Boron-doped amorphous Si (a-Si), which exhibits a high-temperature coefficient of resistance (TCR) and CMOS compatibility, was deposited on top of the membrane as an IR absorption layer to provide heat energy transformation. The structural stability of the thin SiNx membrane and serpentine legs was observed using field-emission scanning electron microscopy (FE-SEM). The fabrication yield was evaluated by measuring the resistance of a representative pixel in the array, which was in the range of 0.8-1.2 Mohm (as designed). The yields for SiNx thicknesses of SiNx at 110, 130, and 150 nm were 75, 86, and 86%, respectively.

• 방사선산업학회지
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• 제8권3호
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• pp.147-153
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• 2014

This paper describes a large area CMOS image sensor module Implementation using the precision align inspection program. This work is needed because wafer cutting system does not always have high precision. The program check more than 8 point of sensor edges and align sensors with moving table. The size of a $2{\times}1$ butted CMOS image sensor module which except for the size of PCB is $170mm{\times}170mm$. And the pixel size is $55{\mu}m{\times}55{\mu}m$ and the number of pixels is $3,072{\times}3,072$. The gap between the two CMOS image sensor module was arranged in less than one pixel size.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2707-2712
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• 2011

본 논문에서는 400V, 120W 급 LED 구동을 위한 1단 전류 경계모드(Boundary Condition Mode) 제어방식의 역률 개선 제어회로를 설계하였다. 제안하는 제어회로는 역률 개선 및 고조파 발생을 감소시키는 기능을 가지고 있으며, 또한 PFC(Power Factor Correction)회로 내에서 상대적으로 많은 면적을 차지하는 기존의 바이폴라 트랜지스터 구조 대신 새로운 CMOS 회로로 설계하였다. 기존대비, 약 30% 정도의 레이아웃 면적을 줄이게 되었고, 상용화 시 칩의 가격 경쟁력이 클 것으로 사료된다.

• 한국전기전자재료학회논문지
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• 제17권11호
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• pp.1149-1155
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• 2004

In this paper, novel methods for improvement of thermal stability of Ni-germano Silicide were proposed for nano CMOS applications. It was shown that there happened agglomeration and abnormal oxidation in case of Ni-germano Silicide using Ni only structure. Therefore, 4 kinds of tri-layer structure, such as, Ti/Ni/TiN, Ni/Ti/TiN, Co/Ni/TiN and Ni/Co/TiN were proposed utilizing Co and Ti interlayer to improve thermal stability of Ni-germano Silicide. Ti/Ni/TiN structure showed the best improvement of thermal stability and suppression of abnormal oxidation although all kinds of structures showed improvement of sheet resistance. That is, Ti/Ni/TiN structure showed only 11 ohm/sq. in spite of 600 $^{\circ}C$, 30 min post silicidation annealing while Ni-only structure show 42 ohm/sq. Therefore, Ti/Ni/TiN structure is highly promising for nano-scale CMOS technology.

• 센서학회지
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• 제18권2호
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• pp.128-134
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• 2009

Integrated circuit of a new neuron chain with a synapse function for Hodgkin-Huxley model which is a good electrical model about a real biological neuron is implemented in a $0.5{\mu}m$ 1 poly 2 metal CMOS technology. Pulse type neuron chain consist of series connected current controlled single neurons through synapses. For the realization of the single neuron, a pair of voltage mode oscillators using operational transconductance amplifiers and capacitors is used. The synapse block which is a connection element between neurons consist of a voltage-current conversion circuit using current mirror. SPICE simulation results of the proposed circuit show 160 mV amplitude pulse output and propagation of the signal through synapses. Measurements of the fabricated pulse type neuron chip in condition of ${\pm}2.5\;V$ power supply are shown and compared with the simulated results.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.16-22
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• 2009

펄스형 신경세포를 구현하기 위하여 호지킨-헉슬리 모델을 참조하여 $0.5{\mu}m$ CMOS 공정을 이용한 집적회로를 설계하고 칩 제작하였다. 펄스형 단위 신경세포는 취합기능을 갖는 입력단과 임계값이상에서 신호발생을 일으키는 펄스생성회로로 구성된다. 입력단을 입력전류신호를 취합하는 범프회로, 펄스생성회로는 몇 개의 트랜스콘덕터와 커패시터 전하공급기능을 갖는 부성저항회로로 이루어진다 SPICE 모의실험결과 임계신호전류 70 nA이상에서 펄스생성이 일어남을 확인하였고, 제작된 칩을 5V 조건하에서 측정하여 모의실험결과와 비교분석하였다.

• Transactions on Electrical and Electronic Materials
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• 제12권5호
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• pp.175-188
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• 2011

As complementary metal-oxide semiconductor (CMOS) continues to scale down deeper into the nanoscale, various device non-idealities cause the I-V characteristics to be substantially different from well-tempered metal-oxide semiconductor field-effect transistors (MOSFETs). The last few years witnessed a dramatic increase in nanotechnology research, especially the nanoelectronics. These technologies vary in their maturity. Carbon nanotubes (CNTs) are at the forefront of these new materials because of the unique mechanical and electronic properties. CNTFET is the most promising technology to extend or complement traditional silicon technology due to three reasons: first, the operation principle and the device structure are similar to CMOS devices and it is possible to reuse the established CMOS design infrastructure. Second, it is also possible to reuse CMOS fabrication process. And the most important reason is that CNTFET has the best experimentally demonstrated device current carrying ability to date. This paper discusses and reviewsthe feasibility of the CNTFET's application at this point of time in integrated circuits design by investigating different types of circuit blocks considering the advantages that the CNTFETs offer.

• 전자공학회논문지 IE
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• 제47권3호
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• pp.14-18
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• 2010

본 논문은 휴대용 배터리 구동시스템을 위한 다양한 출력전압(5-7V,100mA)을 가지는 CMOS DC-DC 변환기를 제안한다. 제안하는 DC-DC 변환기는 Pulse-Frequency Modulation (PFM) 방식을 사용하였고, 기준전압회로, 피드백 저항, 컨트롤러, 내부 파형발생기를 사용하였다. 2개의 외부 수동 소자들 (L,C)을 가진 집적화된 DC-DC 변환기는 0.5um 2-poly 4-metal CMOS 공정에서 설계 되었고 PDA, 휴대폰, 노트북 등에 적용 가능하다.

• 한국산학기술학회논문지
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• 제11권4호
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• pp.1222-1228
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• 2010

고속 PMIC를 위한 빠른 천이 응답 시간을 가지는 CMOS LDO 레귤레이터를 설계하였다. 제안하는 LDO 레귤레이터 회로는 기준전압회로와 오류증폭회로, 파워 트랜지스터 등으로 이루어지며, 출력전압의 안정성을 높이기 위하여 오류증폭 회로와 파워 트랜지스터 사이에 버퍼로써 2단 광대역 OTA를 추가하였다. 기존의 연구에서 제안된 가장 간단하게 구현할 수 있는 버퍼로는 소스팔로워 구조가 있으나, 출력 스윙이 좁고 신호 대 잡음비가 저하되는 문제점이 있었다. 본 논문에서는 2단 광대역 OTA를 버퍼로 사용하여 LDO 전압 레귤레이터의 출력 특성을 개선하였다. $0.5{\mu}m$ CMOS 공정을 이용하여 모의실험 한 결과, 라인 레귤레이션은 16 mV/V, 부하 레귤레이션 0.007 %/mA를 얻었다.

• 전자공학회논문지
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• 제50권10호
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• pp.239-244
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• 2013

본 논문에서는 고속 PMIC(Power Management Integrated Circuit) 회로를 위한 저전압 입력 보호기능을 가지는 UVLO(Under Voltage Lock Out) 기능이 탑재된 LDO(Low Drop-Out) 레귤레이터를 설계하였다. 설계된 LDO 레귤레이터는 밴드갭 기준전압 회로, 오차 증폭회로, 파워 트랜지스터 등으로 이루어지진다. LDO 레귤레이터는 5 V 전원전압으로부터 3.3 V 출력을 갖도록 설계되었으며, 저전압 입력보호 기능을 하는 UVLO 회로는 전원부와 파워 트랜지스터 사이에 삽입된다. 또한 UVLO는 5 V 구동전압에서, 하강 시 2.7 V 에서 LDO 레귤레이터 동작을 멈추게 하고, 구동전압 상승 시 4.0 V 에서 LDO 레귤레이터가 정상 동작한다. $1{\mu}m$ 20 V 고전압 CMOS 공정을 사용하여 모의실험 한 결과, 설계한 LDO 레귤레이터는 5.88 mV/V의 라인레귤레이션을 가지고, 부하전류가 0 mA에서 200 mA로 변할 때 27.5 uV/mA의 로드레귤레이션을 보였다.