• 디자인학연구
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• 제16권4호
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• pp.405-412
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• 2003

본 연구는 이용자 중심의 버스정류장 쉘터를 계획, 설계함에 있어서 필요한 시각적 선호요인을 파악하기 위하여 “주변 환경이 일정할 때 쉘터는 어떠한 요인에 의해 선호되어지는가？”에 대한 연구의문에서 출발하여 버스정류장 쉘터 형태에 영향을 미치는 선호요인을 구명하였다. 본 연구는 등간척도의 점수부가체계를 적용하여 이용자에 의한 쉘터 형태의 시각적 선호를 평가한 후 시각적 선호와 이에 영향을 미치는 선호요인들과의 관계를 다중회귀분석방법으로 검정하였다. 이상의 연구 결과를 통하여 버스정류장 쉘터 형태의 시각적 평가에 의한 요인분석 결과는 이용자 중심으로 한 버스정류장 쉘터 디자인에 큰 영향을 미칠 것이다. 그러므로 본 연구 결과는 버스정류장 쉘터의 계획 및 설치에 필요한 지식을 제공해 주고 이용자의 만족을 극대화할 수 있는 쉘터 디자인과 버스정류장 조성에 기여할 것이다. 또한 버스정류장 시설물 관리에 있어서 이용자 중심의 쉘터 관리를 전략적으로 마련하는데 유용한 지침을 제공할 것으로 판단된다. 특히 일상생활에서 대중교통 이용자의 시각적 평가에 의한 선호요인 분석은 버스정류장 계획에 요체가 될 것으로 판단된다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1653-1658
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• 2009

SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.50-56
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• 2009

SoC(System on Chip)는 버스 아키텍처 안에 여러 개의 마스터, 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 둥과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식, TDM 중재 방식 등이 있다 본 논문에서는 TLM 알고리즘을 구성하여 일반적인 중재방식을 TLM 시뮬레이션을 통해 비교 분석하였다. 또한 새로운 중재 방식인 하이브리드 버스 중재 방식을 제안하고 다른 중재 방식과 비교하여 성능을 검증하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 정기총회 및 추계학술대회 논문집
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• pp.2348-2356
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• 2011

In recent years, many researches for DC power distributed system (PDS) are being preformed and the importance of the DC PDS is more and more emphasized. Furthermore, in the railway system, the DC PDS is used in subway station lighting, facilities, etc. In the DC PDS, DC bus voltage instability may be occurred by the operation of multiple parallel loads such as pulsed power load, motor drive system, and constant power loads. Thus, good quality and high reliability for electric power are required and voltage bus conditioner (VBC) may be used the DC PDS. The VBC is a DC/DC converter for mitigation of the bus transients. In this paper, adaptive controller is designed. The simulation results by PSIM are presented for validating the proposed control algorithm.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1987년도 한국자동제어학술회의논문집(한일합동학술편); 한국과학기술대학, 충남; 16-17 Oct. 1987
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• pp.863-869
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• 1987

INFOBUS, which has been designed as a system bus of a multiprocessor system, will be introduced. And the concepts of the multiple transfer and ORed write transfer will be described. These concepts make INFOBUS to be well suited for use as the system bus of the multiprocessor based programmable controller(MBPC). In addition, the mean data transfer time through INFOBUS, which is one of the most significant performance of a bus, will be obtained by analysis and simulation. Next, MBPC which uses INFOBUS as its system bus will be introduced, and some basic characteristics of MBPC will be described. The construction of exact model for MBPC will be given and simulated using SDL/SIM package. The reference system of our model will be briefly described also. Some results from the simulation will be given and validated.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 D
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• pp.1118-1120
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• 1997

This paper presents a simple method for evaluating of voltage stability using the line flow equation. Line flow equations ($P_{ij}$, $Q_{ij}$) are comprised of state variable, $V_i$, ${\delta}_i$, $V_j$ and ${\delta}_j$, and line parameter, r and x. Using the feature of polar coordinate, these becomes one equation with two variables, $V_i$ and $V_j$. Moreover, if bus j is slack or generater bus, which is specified voltage magnitude, it becomes one equation with one variable $V_i$, that is, may be formulated with the second-order equation for $V_i^2$. Therefore, multiple load flow solutions may be obtained with simple computation, and the formulated equation used for approximately evaluating of voltage stability limit considering line flow sensitivity. The proposed method was validated to 2-bus and IEEE 6-bus system.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2433-2438
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• 2011

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 RTL 디자인후 하이닉스 0.18um 공정 라이브러리를 이용하여 설계 합성하였으며, 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2004년도 추계 종합학술대회 논문집
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• pp.327-332
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• 2004

USB(Universal Serial Bus)는 최근 컴퓨터시스템에서 가장 인기 있는 인터페이스 중의 하나인데 이를 보다 확대하여 사용 시 즉, 다수의 디바이스들이 서로 연결되는 댁내망을 구성할 때는 버스대역을 시분할 다중화(TDM, Time Division Multiplexing) 방식으로 사용하는 USB의 특징상 버스대역의 병목현상을 초래하게 되는 데 이러한 상황을 보다 효율적으로 대처할 수 있는 버스 대역 사용방안을 제안 한다. 기본적으로 USB 통신방식으로 디지털 정보가전 간 실시간 동영상 정보 전송을 위한 시스템을 구현함에 있어 보다 효율적인 데이터 전송을 위한 USB 데이터 전송타입과 디바이스 간 정보 교환을 위한 정의된 포맷을 가지는 데이터 구조인 각 디스크립터(Descriptor)들을 분석하여 동영상 전송을 위한 등시성(Isochronous)전송 방식의 세부 성능 향상 방법을 제안한다. 하나의 디바이스 설정(Configuration)이 2개의 대안적 설정(AlternateSetting)을 가지는 인터페이스(Interface)를 가정할 경우 버스 트래픽 과다에 의한 Isochronous 전송이 원활하지 않을 경우에 인터페이스의 AlternateSetting을 변경하고 설정요청(SetInterface() Request)하여 충분한 버스대역을 할당받지 못 하는 디바이스에 있어서도 최소한의 데이터 프레임률을 보장하고자 한다. 그리고 버스 트래픽이 정상인 경우 원래의 AlternateSetting으로 복귀하는 알고리즘을 제안한다. 이 제안 방법으로 다수의 디바이스들이 연결되어지는 홈 네트워크 댁내망에서의 동영상 데이터 전송 시 발생할 수 있는 병목현상을 해결한다.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.