• 방송공학회논문지
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• 제24권1호
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• pp.182-185
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• 2019

본 논문에서는 프로그래머블 멀티포맷 비디오 복호화기를 구성하기 위한 기본 모듈들의 요구 성능을 분석하고 제안하였다. 제안한 플랫폼의 목적은 고성능 FHD 비디오 복호화기 구성이다. 제안한 복호화기는 재구성 가능한 프로세서, 전용 비트스트림 코프로세서, 메모리 제어기, 움직임 보상용 캐쉬 및 플렉서블 하드웨어 가속기 등으로 구성되었다. 300MHz 클럭을 사용했을 때 HEVC로 부호화된 초당 30 장의 FHD를 복호화 할 수 있는 모듈들의 성능에 대해서 분석하고 기본 성능을 제안하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 D
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• pp.718-720
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• 2000

Turbo Code is one of the most useful and powerful channel coding technique. It is adopted in radio transmission of IMT-2000, both CDMA2000 and W-CDMA system. The performance of this code depends on many parameters such as encoder memory size, free distance of codewords, interleaver size, number of decoding iteration, and so on. This paper describes a Multi-Stage Interleaver which is used in Turbo Codes for W-CDMA channel coding. We compare the performance of a Multi-Stage Interleaver with that of Mother Interleaver. The simulation results show that Multi-Stage Interleaver performs better than Mother Interleaver in bit error rate from $10^{-3}$ to $10^{-6}$.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제37회 하계학술대회 초록집
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• pp.148-148
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• 2009

• 한국정보전자통신기술학회논문지
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• 제9권1호
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• pp.120-131
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• 2016

본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보과학회논문지:시스템및이론
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• 제34권11호
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• pp.572-580
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• 2007

무선 센서 네트워크는 자연 환경의 정보를 수집하고, 수집한 정보를 가공하고, 가공된 정보를 무선 통신을 통하여 사용자에게 실시간으로 전달하는 기능을 가진 설비이다. 이러한 센서 네트워크는 다수의 무선 센서 노드들로 이루어지고, 이 센서 노드들은 비용 효율성의 이유로 매우 제한적인 하드웨어 칩들로 구성된다. 예를 들어, UC Berkeley에서 설계한 MICA센서 노드에는 8-bit CPU, 4KB RAM, 그리고, 128KB FLASH 등으로 구성된다. 따라서 이것들을 동작시키는 센서 운영체제는 이러한 하드웨어 제약성을 감내할 수 있어야 한다. 본 논문에서는 멀티 쓰레디드 센서 운영체제를 위한 공간 효율적인 쓰레드 스택 관리 기법을 제안한다. 제안한 기법은 컴파일 시점에 각 쓰레드 함수의 스택 사용량 정보를 측정한다. 측정된 결과를 바탕으로, 함수 호출 시와 같은 스택 영역의 요구가 발생할 경우에 스택의 할당 및 반환 작업을 수행하여 쓰레드 스택 영역을 동적으로 관리한다. 본 기법은 나노 Qplus 센서 운영체제에서 구현되었다. 본 논문의 성능 실험을 통하여, 제안한 기법을 사용하는 것이 기존의 정적인 스택 관리 방법을 사용하는 것 보다 스택 메모리 공간을 보다 효율적으로 관리할 수 있음을 확인한다.

• 전기전자학회논문지
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• 제24권3호
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• pp.895-900
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• 2020

본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.

• 대한음성학회지:말소리
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• 제65호
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• pp.143-152
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• 2008

This paper focuses on the real time implementation of an adaptive multi-rate (AMR) speech codec, that is a standard speech codec of IMT-2000, using the TMS320VC5510. The series of TMS320VC55x is a 16-bit fixed-point digital signal processor (DSP) having low power consumption for the use of mobile communications by Texas Instruments (TI) corporation. After we analyze the AMR algorithm and source code as well as the structure and I/O of 7MS320VC55x, we carry out optimizing the programs for real time implementation. The implemented AMR speech codec uses 55.2 kbyte for the program memory and 98.3 kbyte for the data memory, and it requires 709,878 clocks, i.e. about 3.5 ms, for processing a frame of 20 ms speech signal.

• Journal of Magnetics
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• 제16권4호
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• pp.328-331
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• 2011

Here, we describe a dual spin valve structure with distinct switching fields for two pinned layers. A device with this structure has a staircase of three distinct magnetoresistive states. The multiple resistance states are achieved by controlling the exchange coupling between two ferromagnetic pinned layers and two adjacent anti-ferromagnetic pinning layers. The maximum magnetoresistance ratio is 7.9% for the current-perpendicular-to-plane and 7.2% for the current-in-plane geometries, with intermediate magnetoresistance ratios of 3.9% and 3.3%, respectively. The requirements for using this exchange-biased stack as a three-state memory device are also discussed.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (상)
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• pp.617-620
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• 2002

본 논문에서는 single bank와 multi bank FIFO를 지원하는 CMOS FIFO memory compiler를 개발 검증하였다. 이 컴파일러를 사용해서 설계자는 구현하고자 하는 어플리케이션에 적합한 high speed, high density, low power를 갖는 on-chip memory를 빠른 시간에 만들어 낼 수 있으므로 설계 시간을 절약할 수 있다. 이와 더불어 설계된 FIFO 의 시뮬레이션을 지원하기위한 Verilog 시뮬레이션 모델을 제공하였다. 현재 FIFO를 구성하는 단위 셀들은 0.6um 3-metal 공정을 이용하여 설계하였으며 공정의 변화에 따라 대상 공정에 맞도록 단지 몇 개의 단위 셀만을 재 설계하고 그에 대한 정보를 갱신해줌으로써 공정의 변화에 대처 할 수 있도록 하였다. 설계된 컴파일러를 이용해 생성된 FIFO 는 표준 셀 라이브러리를 이용한 합성 가능한 FIFO에 대하여 $16bit{\times}16word$ FIFO에서 면적면에서 93%, 속도면에서 70%의 향상을 보였다.