• 대한임베디드공학회논문지
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• 제5권2호
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• pp.77-83
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• 2010

In this paper, we propose an efficient memory architecture for coeff_token encoding in H.264/AVC standard. The VLCTs used to encode the coeff_token syntax element are implemented with the memory. In general, the size of memory must be reduced because it affects the cost and operation speed of the system. Based on the analysis for the codewords in VLCTs, new memory architecture is designed in this paper. The proposed memory architecture results in about 24% memory saving, compared to the conventional memory architecture.

• 대한한의학회지
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• 제21권2호
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• pp.25-36
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• 2000

Objectives : This study demonstrates the effects of Daejo-hwan on learning and memory impairment induced by L-NAME (75 mg/kg) treatment and on cerebral ischemic damage induced by middle cerebral artery (MCA) occlusion in rats. Methods : Daejo-hwan emulsion (73.3 mg/100 g/l ml) was administered to rats along a timed study schedule. The Moms water maze was used for learning and memory test of the rats. The MCA was occluded by using the intraluminal thread method. The brain slices were stained by 2 % triphenyl tetrazolium chloride (TTC) and 1 % cresyl violet solution. Infarct size, neuron cell number and size in penumbra was measured by using computer image analysis system. Results : 1. The escape latency of the Daejo-hwan treated group decreased significantly with respect to the control group. 2.The memory score of the Daejo-hwan treated group showed increase tendency, And the swimming distance was not different between the normal, the control, and the Daejo-hwan treated group. 3. The infarct size of the Daejo-hwan treated group decreased significantly with respect to the control group. 4. The total infarct volume of the Daejo-hwan treated group showed decrease tendency. And the brain edema index of the Daejo-hwan treated group decreased significantly with respect to the control group. 5. The neuron cell number and cell size in penumbra of the Daejo-hwan treated group increased significantly with respect to the control group. Conclusions : According to the above results, it is supposed that Daejo-hwan is clinically applicable to the vascular dementia.

• 한국정보과학회논문지:시스템및이론
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• 제35권1호
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• pp.53-59
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• 2008

무선 센서 네트워크의 발달에 따라 그 응용분야는 점점 더 복잡해져 가고 있음에도 불구하고, 대부분의 센서 노드 플랫폼은 여전히 심각한 자원 제약을 가지고 있다. 특히 적은 메모리 공간과 메모리 관리 유닛(MMU)의 부재는 스레드의 스택 관리에 있어 메모리 공간 낭비, 스택 오버플로우와 같은 문제를 야기해왔다. 이에 다 수의 스레드가 하나의 스택을 공유 함으로써 기존의 고정 크기 스택에 의해 낭비되는 메모리의 양을 최소화 시킬 수 있는 공유 스택 기법이 제안되었다. 본 논문에서는, 고정 크기 스택기법과 공유 스택 기법의 수학적 분석 모델을 제시하였다. 그 모델을 바탕으로 각각의 스택 오버플로우 확률을 계산하고 공유 스택 기법이 고정 크기 스택보다 더 안정적임을 확인하였다.

• 열처리공학회지
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• 제4권4호
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• pp.34-43
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• 1991

A small amount of misch metal and/or Zr was added as a dopant to 70.5wt----Cu-26wt----Zn-3.5wt----Al shape memory alloy in order to study the effect of grain refinement and heat treatments on the transformation behavior, stabilization of martensite, and shape memory ability. It was found that the addition of misch metal and Zr was very effective for reducing the grain size. The fracture mode has been changed from intergranular brittle fracture to ductile fracture with void formation and coalescence by the addition of misch metal and Zr. Aging of the ${\beta}$-phase decreases the $M_s$ temperature, but that of the martensite phase increases the $A_s$ temperature. The hysteresis of transformation temperature ${\Delta}T(A_s-M_s)$ has an increasing tendancy by grain refinement. The crystal structure of martensite was identified as monoclinic structure. As the grain size decreased, martensite stabilization more easily occured and the shape, memory ability has been reduced by the grain size refined.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.41-52
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• 2009

Motion JPEG2000과 같은 동영상 압축 시스템에서는 데이터 메모리에 대한 빈번한 접근이 전체 시스템에 큰 병목 현상이 된다. 이처럼 시스템에서 요구하는 메모리의 대역폭을 감소시키기 위해서, 본 논문은 약간의 화질 손실이 있는 새로운 embedded compression(EC) 알고리즘과 구조를 고안하였다. 또한, 메모리 내의 압축된 데이터에 임의 접근성(Random Accessibility)과 짧은 지연 시간(Latency)을 보장하기 위해서 매우 단순하면서도 효율적인 entropy 부호화 방법을 제안하였다. 본 논문에서는 JPEG2000 표준안 알고리즘에는 어떠한 변경도 하지 않으면서, 제안한 multi-mode 알고리즘을 통해 JPEG2000 시스템에서 요구하는 메모리의 대역폭의 감소(약 52${\sim}$81%) 와 코드블록 메모리의 크기를 약 2 배 이상 감소시킬 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권3호
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• pp.185-196
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• 2002

MRAM(magnetic random access memory) is a promising candidate for a universal memory with non-volatile, fast operation speed and low power consumption. The simplest architecture of MRAM cell is a combination of MTJ(magnetic tunnel junction) as a data storage part and MOS transistor as a data selection part. This article will review the general development status of MRAM and discuss the issues. The key issues of MRAM technology as a future memory candidate are resistance control and low current operation for small enough device size. Switching issues are controllable with a choice of appropriate shape and fine patterning process. The control of fabrication is rather important to realize an actual memory device for MRAM technology.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.85-91
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• 2009

최근 LCD가 TV 시장에서 높은 점유율을 보이고 DMB, PMP 그리고 휴대폰과 같이 LCD를 디스플레이로 사용하는 휴대용 기기에서의 동영상 이용이 급격히 늘어나고 있다. LCD의 응답시간을 향상시킬 수 있는 방법의 하나로 Overdrive 기법이 있으나 프레임 메모리의 사용이 필수이기 때문에 메모리의 사용량이 많아진다. 본 논문에서는 Overdrive 기법에 사용되는 프레임 메모리 사용량을 줄이기 위하여 Color Conversion과 수정한 DWT-IDWT를 제안하였다. 이를 통해 화질의 큰 열화가 생기지 않으면서도 프레임 메모리의 사용량을 50%로 줄일 수 있었고, 기존의 방법과 비교하여 메모리 사용량의 약 15%를 더 줄일 수 있었다. 제안한 방법은 Xilinx FPGA로 구현하였고 메모리를 제외하고 2172개의 Slice가 사용되었다.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.1-8
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• 2011

NAND형 플래시 메모리는저전력, 저렴한 가격, 그리고 대용량 저장매체로 하드디스크 대용을 위하여 많은 연구가 이루어지고 있다. 특히 기존의 캐쉬 구조인 버퍼 시스템을 이용한 플래시 메모리의 성능향상 연구가 이루어지지만 대부분이 데이터 관련 연구이다. 따라서 본 연구에서는 기존의 캐쉬 구조의 버퍼를 이용한 고성능 명령어 플래시 메모리를 구현하였다. 제안된 명령어 플래시 메모리 시스템은 분기 명령어를 위한 시간적 버퍼(victim buffer), 명령어의 대표적인 특징인 순차적 인출을 위한 공간적 버퍼(spatial buffer)로 이루어져 있다. 즉, 제안된 명령어 플래시 메모리의 공간적 버퍼는 큰 페칭 크기를 가지므로 명령어의 순차적 인출에 효과적이며, 작은 페칭 크기를 가지는 시간적 버퍼는 공간적 버퍼에 참조된 명령어를 저장하게 되므로 다시 참조를 위한 분기 명령어에 효과적이다. 시뮬레이션 결과 평균 접근 실패율의 경우 미디어 응용군에 대해 4배 크기의 2-웨이 버퍼, 희생 버퍼, 그리고 2배 크기의 완전연관 버퍼에 비해 평균 77% 감소 효과를 얻을 수 있었다.

• 한국멀티미디어학회논문지
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• 제19권7호
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• pp.1179-1187
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• 2016

Through the rapid development of latest hardware technology, high performance as well as miniaturized size is the essentials of embedded system to meet various requirements from the society. It raises possibilities of genuine realization of IoT environment whose size and battery must be considered. However, the limitation of battery persistency and capacity restricts the long battery life time for guaranteeing real-time system. To maximize battery life time, low power technology which lowers the power consumption should be highly required. Previous researches mostly highlighted improving one single type of memory to increase ones efficiency. In this paper, reversely, considering multiple memories to optimize whole memory system is the following step for the efficient low power embedded system. Regarding to that fact, this paper suggests the study of volatile memory, whose capacity is relatively smaller but much low-powered, and non-volatile memory, which do not consume any standby power to keep data, to maximize the efficiency of the system. By executing function in specific memories, non-volatile and volatile memory, the quantitative analysis of power consumption is progressed. In spite of the opportunity cost of all of theses extra works to locate function in volatile memory, higher efficiencies of both power and energy are clearly identified compared to operating single non-volatile memory.

• 대한임베디드공학회논문지
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• 제7권4호
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• pp.201-207
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• 2012

Currently, NAND Flash memory has been widely used in consumer storage devices due to its non-volatility, stability, economical feasibility, low power usage, durability, and high density. However, a high capacity of NAND flash memory causes the high power consumption and the low performance. In the convention memory research, a hierarchical filter mechanism can archive an effective performance improvement in terms of the power consumption. In order to attain the best filter structure for NAND flash memory, we selected a direct-mapped filter, a victim filter, a fully associative filter and a 4-way set associative filter for comparison in the performance analysis. According to the results of the simulation, the fully associative filter buffer with a 128byte fetching size can obtain the bet performance compared to another filter structures, and it can reduce the energy*delay product(EDP) by about 93% compared to the conventional NAND Flash memory.