• 대한전자공학회논문지SD
• /
• 제46권8호
• /
• pp.53-60
• /
• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• 한국음향학회지
• /
• 제18권7호
• /
• pp.33-38
• /
• 1999

본 논문에서는 generalized analysis-by-synthesis (AbS) 개념을 algebraic CELP 부호화기에 도입한 새로운 4kb/s 음성 부호화기를 설계하였다. 전체적인 구조는 G.729를 부분적으로 이용하였고, line spectrum pair (LSP) 양자화기와 적응코드북 및 여기코드북을 4kb/s 전송속도에 맞게 새로이 설계하였으며, 20㎳ 프레임 크기와 5㎳ lookahead를 고려해서 총 25㎳의 알고리즘 전송지연을 갖는다. 제안된 방식은 일반적인 AbS방식을 사용하는 CELP구조의 음성 부호화기가 4kb/s이하의 전송률에서 성능이 급격하게 떨어지는 단점을 보완하기 위해 저속에서 좋은 특성을 보이는 generalized AbS구조를 사용하였다. 그리고 LPC 계수는 LSP 계수로 변환한 후 예측 2단 VQ를 통해서 양자화하며, 여기 신호는 음질 저하를 최소화하며 복잡도를 감소시킨 shift 방식의 대수적 고정 코드북 구조를 사용하고, 적응코드북과 여기코드북의 이득은 VQ로 양자화 하였다. 본 논문에서 제시된 4kb/s 음성 부호화기의 주관적인 성능을 시험하기 위해 고정률 8kb/s QCELP와 A-B 선택 시험을 실시한 결과 전체적인 음질 성능이 거의 비슷한 수준을 가지는 것으로 나타났다.

• 한국콘텐츠학회논문지
• /
• 제7권2호
• /
• pp.51-62
• /
• 2007

최근 들어 마이크로컨트롤러가 물리적인 환경을 정교하게 제어하고 감시하기 위해서 센서 네트워크에 사용되고 있다. 응용프로그램이 더욱 더 정교해짐에 따라 설계와 개발과정이 복잡하게 되었고 그 결과로 복잡성을 제어하고 코드의 호환성을 위한 추상화를 제공해주기 위해서 운영체제가 필요하게 되었다. 본 논문에서는 센서 네트워크를 위해 설계된 저전력 실시간 운영체제, UbiFOS-USN을 소개하고, 센서 네트워크에서 일반적으로 사용되는 초소형, 저전력 마이크로 컨트롤러에 적합한 UbiFOS-USN의 특징에 대해서 기술한다. 실험 결과를 통해서, UbiFOS-USN이 시스템 성능과 메모리 요구사항 측면에서 센서 네트워크에 효율적임을 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권3호
• /
• pp.322-330
• /
• 2014

New effective techniques to repair "small" design errors in integrated circuits are presented. As semiconductor chip complexity increases and the design period becomes tight, errors frequently remain in a fabricated chip making revisions required. Full mask revision significantly increases the cost and time-to-market. However, since many "small" errors can be repaired by modifying several connections among the circuit blocks and spare cells, errors can frequently be repaired by revising metal layers. Metal only revision takes significantly less time and involves less cost when compared to full mask revision, since mask revision costs multi-million dollars while metal revision costs tens of thousand dollars. In our research, new techniques are developed to further reduce the number of metal layers to be revised. Specifically, we partition the circuit blocks with higher error probabilities and extend the terminals of the signals crossing the partition boundaries to the preselected metal repair layers. Our partitioning and pin extension to repair layers can significantly improve the repairability by revising only the metal repair layers. Since pin extension may increase delay slightly, this method can be used for non-timing-critical parts of circuits. Experimental results by using academia and industrial circuits show that the revision of the two metal layers can repair many "small" errors at low-cost and with short revision time. On the average, when 11.64% of the spare cell area and 24.72% of the extended pins are added to the original circuits, 83.74% of the single errors (and 72.22% of the double errors) can be corrected by using two metal revision. We also suggest methods to use our repair techniques with normal commercial vender tools.

• 한국정보통신학회논문지
• /
• 제12권6호
• /
• pp.1056-1063
• /
• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다.

• 한국정보전자통신기술학회논문지
• /
• 제13권1호
• /
• pp.35-41
• /
• 2020

FFT(fast Fourier transform) 프로세서는 통신, 영상, 생체 신호처리와 같은 다양한 응용에 폭 넓게 사용된다. 특히, 고성능 저전력 FFT 연산은 OFDM 전송방식을 사용하는 통신시스템에서는 필수적이다. 본 논문에서는 연산복잡도가 적고 하드웨어 효율이 우수한 새로운 radix-26 FFT 알고리즘을 제안한다. 7차원 인덱스 매핑을 사용하여 회전인자를 분해하고 radix-26 FFT 알고리즘을 유도한다. 제안한 알고리즘은 기존 알고리즘과 비교하여 회전인자가 간단하고 복소 곱셈 수가 적어 회전인자를 저장하는 메모리 크기를 줄일 수 있다. 한 스테이지에서 회전인자의 계수가 적을 때 복소 곱셈기 대신 복소 상수곱셈기를 사용하면 복소곱셈을 효율적으로 처리할 수 있다. 복소 상수곱셈기는 CSD(canonic signed digit)과 CSE(common subexpression elimination) 알고리즘을 사용하여 보다 효율적으로 설계할 수 있다. 제안한 radix-26 알고리즘에서 필요한 복소 상수곱셈기를 CSD와 CSE를 이용하여 효율적으로 설계하는 방법을 제안한다. 제안한 방법의 성능을 평가하기 위해 SDF(single-path delay feedback) 구조를 사용하여 256 포인트 FFT를 설계하고 FPGA로 합성한 결과, 제안한 알고리즘은 기존 알고리즘 보다 약 10% 정도 하드웨어를 적게 사용하였다.

• 대한전자공학회논문지SD
• /
• 제46권8호
• /
• pp.22-30
• /
• 2009

네트워크 온 칩 (Network-on-Chip, NoC) 기술은 기존 시스템-온-칩(System-on-Chip, SoC) 설계에서 IP 블록 수 증가와 이에 수반된 상호 연결 네트워크 복잡화 및 데이터 대역폭 제한 등의 문제점을 해결하기 위한 새로운 설계 패러다임이다. 더불어 동작 주파수 증가에 따른 급격한 전력 소모 클럭 신호의 분배와 동기화 문제 역시 중요한 이슈이며, 이에 대한 대안으로 광역적으로는 비동기, 국부적으로는 동기식 (Globally Asynchronous Locally Synchronous, GALS) 인 시스템 설계 방법론이 저전력 기술과 결합되어 에너지 소모를 줄이고 모듈적인 설계를 위해서 고려되어 왔다 GALS 방식의 설계 스타일은 정밀한 시스템 수준 전력 관리를 적용하기 위해 최근 소개되고 있는 전압 주파수 구역 (Voltage-Frequency-Island, VFI) 의 개념과 매우 잘 어울린다. 본 논문에서는 VFI를 적용한 NoC 시스템에서 최적의 전압선택을 통해 에너지 소모를 최소화하는 효율적인 알고리즘을 제시한다. 최적의 코어(또는 처리 소자) 전압과 VFI를 찾기 위해 통신량을 고려한 코어 그래프 분할, 통신-경쟁 시간을 고려한 타일 매핑, 전력 변화량을 고려한 코어의 동적 전압 조절 그리고 효율적인 VFI 병합 및 VFI 동적 전압 재 조절을 포함한다. 본 논문에서 제안한 설계 방법론은 기존 연구결과 대비 평균적으로 10.3%의 에너지 효율 향상이 있다는 것을 실험 결과를 통해 보여준다.

• 대한전자공학회논문지SD
• /
• 제48권1호
• /
• pp.22-30
• /
• 2011

본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.

• 대한기계학회논문집A
• /
• 제35권10호
• /
• pp.1223-1228
• /
• 2011

가동코일형 리니어 액추에이터는 다른 형식의 액추에이터에 비해 구조가 간단하고 제어가용이하여 다양한 산업 분야에 활용되고 있다. 본 연구에서는 리니어 액추에이터의 가동 특성을 향상시키기 위해 가동자의 모든 동작점에서의 추력을 반영한 목적 함수를 구성하고 최적설계 문제를 정식화하였다. 명확한 형상표현을 위해 레벨셋 함수를 설계변수로 설정하여 최적설계를 진행하고 성능과 생산성을 동시에 만족하는 액추에이터를 설계하기 위해 페이즈 필드 모델의 개념을 최적설계에 적용하여 최종형상의 단순화를 고려하였다. 제안한 기법의 효용성을 확인하기 위해 액추에이터 진동과 소음의 원인인 추력의 변동폭을 최소화하기 위한 코어 설계를 수행하여 추력의 변동을 감소시킬 수 있는 최적 형상을 제시하였고 복잡도 계수에 의한 최종 형상의 단순화도 확인하였다.

• Advances in Computational Design
• /
• 제4권1호
• /
• pp.15-32
• /
• 2019

One of the efficient and useful tools to achieve the optimal design of structures is employing the sensitivity analysis in the finite element model. In the numerical optimization process, often the semi-analytical method is used for estimation of derivatives of the objective function with respect to design variables. Numerical methods for calculation of sensitivities are susceptible to the step size in design parameters perturbation and this is one of the great disadvantages of these methods. This article uses complex variables method to calculate the sensitivity analysis and combine it with discrete sensitivity analysis. Finally, it provides a new method to obtain the sensitivity analysis for linear structures. The use of complex variables method for sensitivity analysis has several advantages compared to other numerical methods. Implementing the finite element to calculate first derivatives of sensitivity using this method has no complexity and only requires the change in finite element meshing in the imaginary axis. This means that the real value of coordinates does not change. Second, this method has the lower dependency on the step size. In this research, the process of sensitivity analysis calculation using a finite element model based on complex variables is explained for linear problems, and some examples that have known analytical solution are solved. Results obtained by using the presented method in comparison with exact solution and also finite difference method indicate the excellent efficiency of the proposed method, and it can predict the sustainable and accurate results with the several different step sizes, despite low dependence on step size.