본 논문에서는 loop unrolling 방법을 적용한 해쉬 함수의 하드웨어 구현에 관하여 기술한다. 해쉬 함수는 메시지의 무결성을 보장하기 위한 인증에 사용되는 알고리즘으로 메시지를 처리하는 전처리부, 데이터 압축을 수행하는 반복 프로세싱부, 그리고 처리된 결과를 출력하는 결과 출력부로 기능을 분리할 수 있다. 이때 데이터 연산 처리 속도를 개선하기 위하여 반복 프로세싱부에 loop unrolling 기법을 적용하였다. 본 논문에서는 loop unrolling 기법을 적용한 해쉬 함수의 구현에 관한 것과 이로 인한 성능 개선 효과에 대하여 기술한다.
In this paper, we propose a parallel optimization method of Aho-Corasick (AC) algorithm and Parallel Failureless Aho-Corasick (PFAC) algorithm using Open Computing Language (OpenCL) on Field Programmable Gate Array (FPGA). The low throughput of string matching engine causes the performance degradation of network process. Recently, many researchers have studied the string matching engine using parallel computing. FPGA's vendors offer a parallel computing platform using OpenCL. In this paper, we apply the AC and PFAC algorithm on DE1-SoC board with Cyclone V FPGA, where the optimization that considers FPGA architecture is performed. Experiments are performed considering global id, local id, local memory, and loop unrolling optimizations using PFAC algorithm. The performance improvement using loop unrolling is 129 times greater than AC algorithm that not adopt loop unrolling. The performance improvements using loop unrolling are 1.1, 0.2, and 1.5 times greater than those using global id, local id, and local memory optimizations mentioned above.
임베디드 시스템에서 최적화 기술의 성능은 크로스 컴파일러의 성능과 실행상황, 대상 하드웨어의 특징 등에 따라 좌우된다. 본 논문에서는 최적화 기술 중 루프 펼침과 형 변환을 이미지 처리 코드에 적용하여 성능을 측정하였다. 그 결과 기술을 적용하지 않은 성능을 기준으로 55%의 성능향상이 이루어졌다.
본 연구에서는 최근 미국표준기술연구소(NIST)에 의해 암호화 표준 알고리즘으로 채택된 AES 알고리즘을 Altera FLEX10KE 계열의 하드웨어로 구현하는 여러 가지 방법들에 대하여 VHDL 설계를 이용하여 전반적으로 분석하였다. 구현 방법들로는 기본 구조, 루프 언롤링, 라운드 내부 파이프라이닝, 라운드 외부 파이프라이닝, 그리고 5-box의 자원 공유 등을 사용하였다. 이 연구에서 VHDL 설계 및 시뮬레이견은 Altera 사의 Maxplus2 9.64를 이용하였으며, FPGA는 Altera 사의 FLEX10KE 계열을 사용하였다. 결과에 따르면, 4-단계 라운드 내부 파이프라이닝 구현 방법이 성능대가격비 면에서 가장 우수한 것으로 나타난 반면에, 루프 언롤링 방법이 가장 뒤떨어지는 것으로 나타났다.
루프 몸체를 복제하는 루프 펼침을 외부 루프에 대하여 적용하면, 루프 내포체의 데이터 지역성이 개선된다. 펼침 횟수 증가에 따른 루프 내포체의 데이터 지역성 변화를 예측하였고, 예측 결과를 행렬 곱셈 프로그램에 대하여 실행 시간과 개시 미스 변화를 측정하여 검증하였다. 펼침 횟수는 증가함에 따라, 초반에는 실행 시간과 캐시 미스가 급격히 감소하다 점점 감소폭이 줄어드는 기하급수적 변화를 보였다. 이 결과는 데이터 지역성 개선을 위한 외부 루프 펼침 변환을 적용 할 때, 작은 값(최대 405회)의 펼침으로 프로그램 성능 향상을 기대할 수 있음을 의미한다. 한편, 컴파일러에 의한 루프 펼침을 적용할 때, 불필요하게 많은 펼침 횟수의 펼침 효과에 대하여 분석 할 필요가 없음을 나타낸다
Esterel은 명령형 동기언어로서, 많은 경우에 메모리, 캐쉬 컨트롤러, 버스 인터페이스 등을 개발하는데 사용하고 있다. Esterel 프로그램은 특정 상황에서 한 문장이 한 단위시간 안에 2번 이상 수행될 수 있다. 이러한 문장을 하드웨어로 컴파일 할 경우, 하나의 회로(circuit)가 한 클럭 안에 2번 수행되어 정상적으로 동작하지 않을 수 있다. 이러한 문제를 회로 중복사용(schizophrenia) 문제라고 부른다. 기존연구에서는 지역신호선언문과 병렬문만이 회로 중복사용 문제를 유발할 수 있다고 보았다. 하지만, 예외선언문에 의해 생성되는 제어 신호와 출력문이 만들어내는 데이터 신호도 회로 중복사용 문제를 유발할 수 있다. 특히, 출력문의 경우에는 기존 회로 중복사용 문제에 대한 해결책들의 출발점인 단순한 루프 펼치기(loop unrolling)로는 해결되지 않았다. 본 논문에서는 예외선언문과 출력문이 만들어 내는 2가지 새로운 회로 중복사용 문제들을 열거하고 회로 중복사용 문제를 재정의 하였다.
This paper presents two types of high-speed hardware architectures for the block cipher ARIA. First, the loop architectures for feedback modes are presented. Area-throughput trade-offs are evaluated depending on the S-box implementation by using look-up tables or combinational logic which involves composite field arithmetic. The sub-pipelined architectures for non-feedback modes are also described. With loop unrolling, inner and outer round pipelining techniques, and S-box implementation using composite field arithmetic over $GF(2^4)^2$, throughputs of 16 Gbps to 43 Gbps are achievable in a 0.25 ${\mu}m$ CMOS technology. This is the first sub-pipelined architecture of ARIA for high throughput to date.
본 논문에서는 외부 루프를 펼침으로서 불변 종속거리를 가지는 다중 첨자 루프에서의 병렬화를 이룰 수 있는 새로운 알고리즘을 제시한다. 루프는 프로그램의 수행 시간중 많은 부분을 차지하고, 병렬성 추출의 기본이 되는 구조이다. 루프에서 병렬성을 추출하는 기존의 연구는 종속성이 단일 첨자 또는 복수 첨자에 영향을 받는 경우에만 한정되었다. 다중 첨자를 가지는 루프는 이중 또는 그 이상의 첨자 때문에 기존의 방법을 이용해서 루프의 종속성을 제거하는데 필요한 종속거리를 결정할 수 없다. 그러므로 본 논문에서는 종속거리를 측정하기 위한 새로운 기법을 제안하고, 제안된 알고리즘을 모의 실험에 의해 타당성을 확인한다.
Recent advances in linear programming solution methodology have focused on interior point methods. This powerful new class of methods achieves significant reductions in computer time for large linear programs and solves problems significantly larger than previously possible. These methods can be examined from points of Fiacco and McCormick's barrier method, Lagrangian duality, Newton's method, and others. This study presents a primal-dual log barrier algorithm of interior point methods for linear programming. The primal-dual log barrier method is currently the most efficient and successful variant of interior point methods. This paper also addresses a Cholesky factorization method of symmetric positive definite matrices arising in interior point methods. A special structure of the matrices, called supernode, is exploited to use computational techniques such as direct addressing and loop-unrolling. Two dense matrix handling techniques are also presented to handle dense columns of the original matrix A. The two techniques may minimize storage requirement for factor matrix L and a smaller number of arithmetic operations in the matrix L computation.
본 논문은 데이터 캐시를 효과적으로 사용하기 위하여 개발된 원시 프로그램의 루프 변환체제에 대하여 논하고 있다. DIUS로 명명된 이 체계는 외부 루프 펼침을 중심으로 루프 분산, 교환이 선행되고 , 마직막에 스칼라화가 적용되는 변환체계이다. 루프 교환은 회전 공간이 루프 단위로 변형되어 전반적으로 캐시 재사용 기회를 높이지만 일부 배열 참조에 대해서는 오히려 재사용 기회를 감소시킨다. 본 연구에서는 이 문제를 외부 루프 펼침으로 해결하였다. 외부 루프 펼침과 루프 교환을 루프 몸체의 문장들에 선별적으로 적용하기 위하여 루프 분산을 도입하였다. 외부 루프 펼침을 적용하면 배열 참조를 스칼라 참조로 변환하는 스칼라화의 효과가 증대되어 레지스터 사용의 효율성이 높아진다. SPEC CFP95 벤치마크에 대하여 DIUS를 적용한 결과 기하학적 평균으로 속도 향상 1.10을 얻었으며, 특정 프로그램들은 모두 캐시 미스수가 줄어들었음을 확인하였다. 이와 같은 성능향상은사용된 루프 변환기법들이 갖는 캐시와 레지스터의 효율적인 사용에 기인한다.
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[게시일 2004년 10월 1일]
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