• 전자공학회논문지A
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• 제30A권3호
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• pp.1-15
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• 1993

In this paper, we propose over-reporting avoidance scheme which avoids congestion of network traffics by adjusting managed system's over-reporting, on the OSI network management model which reports events from managed system to managing system. In case of reporting events from managed system to managing system, management traffic concentration occurs, and it causes over-loading on the managing system and congestion on the network. This scheme takes advantage of feedback from managing system to managed system. Managed system transmits event reports as much as maximum event pertime allocated to itself to managing system, and it sets it's management variables to LOCK state and stops event reports as Threshold time is reached. At the time, managing system directs event reports again by using M-set primitive with referring it's status. With this scheme, distributed processing, dynamic network adaptation, convergence of optimal operation point is possible. In addition to it, a fairness is assured. In order to detect characteristics of the Unary feedback over-reporting avoidance scheme. It is observed a control capability of the event reporting and fairness of each nodes through measuring. ThresholdTime value. It is measured a number of mean activating nodes and maintained time of LOCK state according to event reporting load, and also measured lost ratio of management packet, queuing delay in managing system, and goodput to observe effects of general packet load. Binary feedback scheme. Unary feedback overreporting avoidance scheme and raw scheme on the OSI network management system each are compared and analyzed, and finally proved that the scheme proposed in this study performs better.

• 한국정보통신학회논문지
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• 제23권4호
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• pp.470-476
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• 2019

스마트폰에 적용된 패턴 잠금 기법 같은 경우 많은 사람들이 편리하게 사용하는 잠금 기법이다. 그러나 많은 사람들이 사용하는데 비해 패턴 잠금 기법에 대한 안전성은 정말 낮다. 패턴 잠금 기법은 사용자가 입력하는 드래그 방식을 어깨의 움직임을 보고 유추할 수 있는 shoulder surfing attack에 취약하며, 핸드폰 패드에 남아있는 지문 드래그 자국에 의해 smudge attack 또한 취약하다. 따라서 본 논문에서는 해당 취약점을 보안하기 위해 패턴 잠금 기법에 쓰레드를 활용하여 눌리는 시간을 체크하는 새로운 보안 방식을 추가하고자 한다. 각 점에서의 누른 시간에 따라 short, middle, long click으로 나누어지고, 그 방법을 사용하여 드래그하면 보안 성능이 $3^n$배 향상된다. 따라서 같은 'ㄱ' 방식으로 드래그 하더라도 각 점마다 누르는 시간에 따라 완전히 다른 패턴이 된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.189-189
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• 2010

The Improved flux-lock type superconducting fault current limiter(SFCL) is composed of a series transformer and superconducting unit of the YBCO coated conductor. The primary and secondary coils in the transformer were wound in series each other through an iron core and the YBCO coated conductor was connected with secondary coil in parallel. In a normal condition, the flux generated from a primary coil is cancelled out by its structure and the zero resistance of the YBCO thin films. When a fault occurs, the resistance of the YBCO coated conductor was generated and the fault current was limited by the SFCL. In this paper, we investigated the fault current limiting characteristics through the spot at the beginning of the fault current in the Improved flux-lock type SFCL. The experiment results that the fault current limiting characteristics was difference according to the point of a fault current started. Through the analysis, it was shown that shorter the time of a phase transition.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 한국지능시스템학회논문지
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• 제25권6호
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• pp.565-570
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• 2015

본 논문은 사물인터넷을 사용하여 원격으로 도어록과 주변 디바이스를 제어하는 스마트 도어록 시스템을 개발하였다. 사물인터넷은 인터넷망을 사용하여 사람과 사물, 사물과 사물 간에 상호 소통을 돕는 지능형 시스템으로 최근 하드웨어 기술의 발전과 빅데이터 등으로 인하여 주목받고 있는 기술이다. 이러한 사물인터넷 기반인 스마트홈 시스템을 응용하여 구현한 스마트 도어록 시스템은 서버인 라즈베리 파이와 도어록, 센서를 사용하여 구현하였다. 이 스마트 도어록 시스템은 스마트폰으로 라즈베리 파이 서버에 접속하여 도어록을 제어할 수 있도록 하였다. 또한 스마트폰으로 센서를 통해 사람의 접근을 확인하고, 도어록 주변을 카메라로 촬영하여 실시간으로 확인할 수 있도록 하였다.

• 대한전자공학회논문지
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• 제21권2호
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• pp.13-18
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• 1984

확산 스펙트럼 통신방식의 tracking 과정에서 hold-in time 및 false loch를 벗어나는 시간의 확률분포를 연구하였다. 이것은 correlator회로의 dwell time과 threshold level을 결정하는데 도움이 된다. 구하고자 하는 이산확률함수에 대한 발생함수를 급수전개하고 해당되는 항들의 계수를 합하여 동기 유지 시간의 확률분포를 유도하였다. 그리하여 일반적인 시스템 파라미터들로 표현된 결과식을 구하였다.

• 한국산업정보학회논문지
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• 제18권6호
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• pp.9-16
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• 2013

생체임피던스 측정 시스템은 비침습적이고, 환자의 수분함량을 쉽게 측정할 수 있게 한다. 생체임피던스 측정에서 정확하고 재현성 있는 결과를 얻기 위해서는 측정조건과 하드웨어 사양의 선택 및 구성이 매우 중요하다. 본 연구에서는 1kHz에서 100kHz 주파수 범위에서 락인엠프, 랩뷰 제어시스템을 이용하여 사지와 흉부에 대해 생체임피던스 측정을 각각 수행하였으며, 측정 및 모의실험 결과를 통해 제안한 모델의 파라메터와 인가 전원의 주파수에 따른 저항 및 리액턴스 변화가 인체실험 결과와 유사한 결과로 나타남을 확인하였다. 제안한 실시간 생체임피던스 측정 시스템은 높은 신뢰성을 가지며, 인체에 대한 임피던스의 임상적인 특성 연구에도 적용될 수 있을 것이다.

• 한국전자파학회논문지
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• 제19권10호
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• pp.1147-1158
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• 2008

본 논문에서는 SPD(Sampling Phase Detector) 소자를 위상검출기로 사용하여, 기준 신호원 700 MHz SAW(Surface Acoustic Wave) 발진기에 16.8 GHz의 VTDRO(Voltage Tuned Dielectric Resonator Oscillator)를 안정화하는 위상 고정 회로를 설계하였다. 이러한 위상 고정 방법은 루프 필터만으로 직접적으로 위상 고정할 경우 잠금 시간(lock time)의 문제로, 루프 필터뿐만 아니라 구형파의 시변하는 전류원을 사용 위상 고정하게 된다. 이러한 구동 회로와 루프 필터는 서로 상관 관계가 있어, 이의 체계적인 조정을 필요로 한다. 본 논문에서는 이러한 구동 회로와 루프 필터의 체계적인 설계 방법을 제시하였다. 제작된 PLDRO(Phase Leered DRO)는 안정된 16.8 GHz의 중심 주파수에서 약 6.3 dBm의 출력 전력을 갖고, 위상 잡음은 100 kHz offset에서 -101 dBc/Hz 성능을 보인다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.339-344
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• 2017

본 논문에서는 Early-late detector, Duty-rate modulator, 그리고 LSI(Lock Status Indicator)를 사용하여 작은 크기와 빠른 위상고정 시간을 갖는 위상고정루프를 제안하였다. 제안된 위상고정루프는 작은 용량을 가진 하나의 커패시터를 사용하게 됨으로써 칩의 크기를 결정하는 루프필터의 크기가 작아지게 되어 크기를 최소화 하였다. 기존의 전하펌프와 달리 2개의 전하펌프를 사용하여 하나의 커패시터를 사용하더라도 2차 루프필터를 사용 한 것과 같은 전압파형을 만들어 줌으로써 위상을 고정시킬 수 있다. 2개의 전하펌프는 UP, DN신호 위상의 빠르기를 감지해주는 Early-late detector와 일정한 비율의 파형을 만들어주는 Duty-rate modulator에 의해 제어된다. LSI회로를 사용함으로써 빠른 위상고정시간을 얻을 수 있다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.