• 전자공학회논문지D
• /
• 제35D권9호
• /
• pp.54-61
• /
• 1998

Deep submicron급 CMOS디바이스에서 래치업 면역특성을 향상시키기 위한 새로운 Triple well구조를 제안하였다. Triple well에서 이온주입 에너지와 도즈량 변화에 따른 최적인 래치업 면역을 위한 공정조건을 확립하고 이것을 기존의 Twin well구조와 비교분석하였다. 공정은 공정시뮬레이터인 ATHENA로 소자를 제작하여 도핑프로파일과 구조를 해석하고 래치업 특성은 소자시뮬레이터인 ATLAS를 사용하였다. Triple well과 Twin well의 구조에서 공정상의 차이가 도핑프로파일에 미치는 영향과 프로파일 형태가 래치업 특성에 미치는 영향을 규명하였다. Triple well구조에서 p-well이온주입에너지 2.5MeV, 도즈량 1×10/sup 14/[cm/sup -2/]일 때 트리거 전류가 2.5[mA/${\mu}{m}$]로 매우 큰 래치업 면역특성을 얻었다.

• 한국전기전자재료학회논문지
• /
• 제27권11호
• /
• pp.686-689
• /
• 2014

Electrostatic discharge has been considered as a major reliability problem in the semiconductor industry. ESD reliability is an important issue for these products. Therefore, each I/O (Input/Output) PAD must be designed with a protection circuitry that creates a low impedance discharge path for ESD current. This paper presents a novel Lateral Insulated Gate Bipolar (LIGBT)-based ESD protection circuit with latch-up immunity and high robustness. The proposed circuit is fabricated by using 0.18 um BCD (bipolar-CMOS-DMOS) process. Also, TLP (transmission line pulse) I-V characteristic of proposed circuit is measured. In the result, the proposed ESD protection circuit has latch-up immunity and high robustness. These characteristics permit the proposed circuit to apply to power clamp circuit. Consequently, the proposed LIGBT-based ESD protection circuit with a latch-up immune characteristic can be applied to analog integrated circuits.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1997년도 추계학술대회 논문집 학회본부
• /
• pp.339-341
• /
• 1997

From this first studies, We have investigated the latch-up characteristics of various CMOS well structures possible with high energy ion implantation processes. In this study, we also investigated those of STI(Shallow Trench Isolation} structures with varing n+/p+ spacing and the depth of trench. STI structure is formed by T-SUPREM4 process simulator, and then latch-up simulations for each case were performed by MEDICI device simulator for latch-up immunity improvement. STI is very effective to preventing the degradation of latch-up characteristics as the n+/p+ spacing is reduced. These studies will allow us to evaluate each technology and suggest guidelines for the optimization of latch-up susceptibility.

• 대한전기학회논문지
• /
• 제44권2호
• /
• pp.222-227
• /
• 1995

A new IGBT structure, which may suppress latch-up phenomena considerably, is proposed and verified by MEDICI simulation. The proposed structure employing the segmented $n^{+}$ buffer layer increases latch-up current capability due to suppression of the current flowing through the resistance of $p^{-}$ well, $R_{p}$, which is the main cause of latch-up phenomena without degradation of forward characteristics. The length of the $n^{+}$ buffer layer is investigated by considering the trade-off between the latch-up current capability and the forward voltage drop. The segmented $N^{+}$ buffer layer results in better latch-up immunity in comparison with the uniform buffer layer.

• 전기전자학회논문지
• /
• 제26권2호
• /
• pp.196-204
• /
• 2022

Electrostatic discharge (ESD) protection devices of P-type embedded silicon-controlled rectifier (PESCR) structure were analyzed for high-voltage operating input/output (I/O) applications. Conventional PESCR standard device exhibits typical SCR characteristics with very low-snapback holding voltages, resulting in latch-up problems during normal operation. However, the modified device with the counter pocket source (CPS) surrounding N⁺ source region and partially formed P-well (PPW) structures proposed in this study could improve latch-up immunity by indicating high on-resistance and snapback holding voltage.

• 한국산학기술학회:학술대회논문집
• /
• 한국산학기술학회 2004년도 추계학술대회
• /
• pp.203-205
• /
• 2004

A soft error rate neutrons is a growing problem for terrestrial integrated circuits with technology scaling. In the acceleration test with high-density neutron beam, a latch-up prohibits accurate estimations of the soft error rate (SER). This paper presents results of analysis for the latch-up characteristics in the circumstance corresponding to the acceleration SER test for SRAM. Simulation results, using a two-dimensional device simulator, show that the deep p-well structure has better latch-up immunity compared to normal twin and triple well structures. In addition, it is more effective to minimize the distance to ground power compared with controlling a path to the $V_{DD}$ power.

• 한국산학기술학회논문지
• /
• 제6권1호
• /
• pp.54-57
• /
• 2005

반도체 소자 면적의 축소에 따라 중성자의 소프트 에러율은 집적회로 설계시 큰 문제점으로 대두되고 있다. 고전류 중성자 빔에 의한 가속 실험에서, 래치-업 현상은 소프트 에러 발생율의 정확한 예측을 방해하는 요소로 작용하고 있다. 본 연구는 SRAM 소자의 SER 가속 실험시 발생하는 래치-업에 대한 효과를 분석하였다. 2차원 소자 시뮬레이터를 이용한 시뮬레이션 환경하에서의 결과 깊은 p-well 구조의 기판이 이중 또는 삼중 well 구조에 비하여 양호한 래치-업 방지 효과를 나타내었다. 또한 접지에 대한 $V_{DD}$ 전력선까지의 거리를 최소화하는 것이 효과적인 설계 기법으로 평가되었다.

• 전기전자학회논문지
• /
• 제25권2호
• /
• pp.376-380
• /
• 2021

본 논문에서는 일반적인 SCR의 구조를 개선하여 높은 홀딩 전압으로 인한 래치 업면역 특성을 가지는 새로운 ESD 보호회로를 제안한다. 제안된 ESD회로의 특성검증을 위하여 Synopsys사의 TCAD를 이용하여 시뮬레이션을 진행하였으며, 기존 ESD 보호회로와 비교하여 제시하였다. 또한 설계변수 D1을 이용하여 전기적 특성의 변화를 검증하였다. 시뮬레이션 수행 결과 제안된 ESD 보호회로는 기존의 ESD 보호회로에 비해 높은 홀딩 전압특성과 양방향 방전특성을 확인하였다. 또한, Samsung의 0.13um BCD 공정을 이용하여 설계 후 TLP 측정을 통해 전기적 특성을 검증하였다. 이러한 과정을 통해 본 논문에서 제안된 ESD 보호회로 설계변수의 최적화를 진행하였고 향상된 홀딩 전압으로 래치 업 면역을 갖는다는 점에서 고전압 어플리케이션에 적용하기에 매우 적합함을 검증하였다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2018년도 전력전자학술대회
• /
• pp.539-548
• /
• 2018

• 한국위성정보통신학회논문지
• /
• 제11권4호
• /
• pp.27-32
• /
• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.