• 한국산학기술학회논문지
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• 제18권3호
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• pp.493-500
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• 2017

본 논문은 서울도시철도공사 유피스 내 전동차관리 고장데이타(BOM)을 통해 지속적으로 관리된 데이터를 활용하여 노후 철도차량부품의 신뢰성분석을 하고 개선방안을 제시하고자 하였다. 분석대상인 서울도시철도공사 7호선 2차분 보조전원장치(Static Inverter)는 객실 내 각종 서비스장치에 전원을 공급하여 직접적으로 승객 만족도에 영향을 주는 핵심적인 장치이다. 경영정보시스템의 장기간에 걸친 필드데이타를 바탕으로 고장의 패턴을 분석하기 위해 운용환경 스트레스 인자를 고려한 통계 신뢰성분석을 하였다. 보조전원장치(Static Inverter)의 하절기 집중고장현상과 관련하여 고장과 온도 스트레스인자와의 상관성에 대해 통계적 분석을 하였고 IGBT 인버터의 수명분석을 통하여 수리 전 후의 온도 스트레스 인자의 영향을 분석해 보았다. 그리고 전동차 부하량과 외기온도의 두 변수를 고려한 최적운행조건을 분석하여 고장다수 발생조건과의 냉각용량차이가 발생함을 확인할 수 있었고, 이러한 분석을 바탕으로 최적의 운행을 위한 냉각용량차이를 줄일 수 있는 방안을 제시하였다.

• 전력전자학회논문지
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• 제8권1호
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• pp.70-79
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• 2003

본 연구에서는 압전 변압기를 이용한 T5 28급 전자식 안정기를 제작하여 그에 관한 특성을 조사하였다. 제작된 전자식 안정기는 크게 정류부와 능동형 역률 개선 회로부, 마이크로 컨트롤러를 이용한 주파수 발진부와 피드백 제어 회로부, 그리고 하프-브리지 인버터 회로 및 압전 변압기포 구성하였다. 사용된 원칩 마이크로 컨트롤러(AT90S4433)는 주파수를 발진하는 발진 회로부와 형광램프에 인가된 전류값을 측정하여 램프의 구동여부를 판단하는 피드백 제어 회로부로 구성하였으며, 내부 프로그램에 의해 일정 주파수에서 주파수를 감소시킴으로서 램프 방전을 유도하고 방전을 확인 후 정상상태 구동을 하는 주파수 대포의 이동을 통해 형광램프에 일정한 출력을 유지하였다. 결과적으로 개발된 전자식 안정기는 기존의 자기식 안정기가 무겁고 부피가 크며 많은 손실과 깜박거림(Flicker)현상을 지니는 반면에, 75[kHz]대의 고주파수로 동작하면서 99.5[%]이상의 높은 역률과 12[%]이하의 낮은 총 고조파 왜곡률(THD), 그리고 1.5이하의 CF(Crest Factor)를 나타낸다. 따라서 본 연구에서 제작된 압전형 안정기근 기존의 안정기를 대체할 수 있으며, 소형 경량화 되고 높은 효율을 지니게 되므로 경제적 측면에서의 장점도 기대된다.

• 한국통신학회논문지
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• 제19권3호
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• pp.401-417
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• 1994

본 논문에서는 논리 모니터링 방식에 의해 stuck-at(s-at)고장, stuck-open(s-op)고장 및 stuck on(s-on) 고장을 검출하기 위한 Domino CMOS회로의 테스트용이화 셀계기법을 제안한다. Domino CMOS게이트내 nMOS트랜지스터들의 s-op고장과 s-on고장을 검출하기 위하여 한개의 pMOS 트랜지스터를 부가하고 단일 게이트 및 다단 Domino CMOS회로내 인버어터의 pMOS트랜지스터 s-on 고장을 검출하기 위해서 한개의 nMOS트랜지스터를 부가한가. 부가된 트랜지스터는 Domino CMOS를 테스트 모드에서 pseudo nMOS회로로 동작하도록 만든다. 따라서 일반 domino CMOS회로의 테스트 시 회로지연에 의한 오동작을 방지하는 선충전(precharge phase)과 논리결정(evaluation phase)의 이상(two-phase)동작을 필요로 하지 않아 테스트 시간과 테스트 생성의 복잡도를 줄일 수 있게 된다. 제안된 회로에서는 대부분의 고장들이 단일 테스트 패턴에 의해 검출되는데 이에따라 경로지연이나 타임스큐, 전하재분배 및 그리치 등에 의해 테스트가 무효화되는 것을 피할 수 있으며 테스트 패턴 생성을 위하여 기존의 자동 테스트패턴생성기(ATPG)를 이용할 수 있는 장점을 갖는다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.7-17
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• 2010

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.486-495
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• 2006

본 논문에서 는 플래쉬 셀을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력 1Kb 동기식 EEPROM을 설계하였다. 저전력 EEPROM을 구현하기 위한 방법으로 다음과 같은 4가지 방법을 제안하였다. 첫째, VDD(=1.5V)와 VDDP(=2.5V)의 이중 전원 공급전압 방식을 사용하였고, 둘째, 동기식 회로 설계에서 클럭(clock) 신호가 계속 클럭킹(clocking)으로 인한 스위칭 전류(switching current)가 흐르는 것을 막기 위해 CKE(Clock Enable) 신호를 사용하였다. 셋째, 읽기 사이클에서 전류 센싱(current sensing) 방식 대신 저전력 소모를 갖는 clocked inverter를 사용한 센싱 방식을 사용하였으며, 넷째, 쓰기 모드시 Voltage-up 변환기(converter) 회로를 사용하여 기준전압 발생기(Reference Voltage Generator)에는 저전압인 VDD를 사용할 수 있도록 하여 전력 소모를 줄일 수가 있었다. $0.25{\mu}m$ EEPROM 공정을 이용하여 칩을 제작하였으며, 1Kb EEPROM을 설계한 결과 읽기 모드와 쓰기 모드 시에 소모되는 전력은 각각 $4.25{\mu}W$와 $25{\mu}W$이고, 레이아웃 면적(layout area)은 $646.3\times657.68{\mu}m^2$이다.

• 방사선산업학회지
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• 제6권1호
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• pp.31-40
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• 2012

There are two methods to fabricate the readout electronic to a large-area CMOS image sensor (LACIS). One is to design and manufacture the sensor part and signal processing electronics in a single chip and the other is to integrate both parts with bump bonding or wire bonding after manufacturing both parts separately. The latter method has an advantage of the high yield because the optimized and specialized fabrication process can be chosen in designing and manufacturing each part. In this paper, LACIS chip, that is optimized design for the latter method of fabrication, is presented. The LACIS chip consists of a 3-TR pixel photodiode array, row driver (or called as a gate driver) circuit, and bonding pads to the external readout ICs. Among 4 types of the photodiode structure available in a standard CMOS process, $N_{photo}/P_{epi}$ type photodiode showed the highest quantum efficiency in the simulation study, though it requires one additional mask to control the doping concentration of $N_{photo}$ layer. The optimized channel widths and lengths of 3 pixel transistors are also determined by simulation. The select transistor is not significantly affected by channel length and width. But source follower transistor is strongly influenced by length and width. In row driver, to reduce signal time delay by high capacitance at output node, three stage inverter drivers are used. And channel width of the inverter driver increases gradually in each step. The sensor has very long metal wire that is about 170 mm. The repeater consisted of inverters is applied proper amount of pixel rows. It can help to reduce the long metal-line delay.

• 한국태양에너지학회 논문집
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• 제39권1호
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• pp.59-66
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• 2019

BIPV or BAPV installation applied to building is increasing through public utility mandates enterprise. Solar PV energy generates only during the day, but if it is operated in convergence with ESS, which stores electrical energy, it can restrain the fossil energy used in buildings throughout the day. A solution is to converge with PV system and ESS. However, PV systems and ESS connected to the power grid in parallel can cause problems of electrical stability. A study was conducted on the case of failure to detect islanding operation under the parallel operation of PV generation and ESS that are connected in parallel to power grid. Experiments conducted various non-islanding detections under the operating conditions. In the experiment results, when one PCS - PV inverter or ESS inverter - was operating under the islanding condition, it stopped working within 0.5 seconds of the Korean grid standard. However, when both of PV inverter and ESS inverter were operating at the same time under the islanding situation, the anti-islanding algorithm did not operate normally and both inverters continuously supplied power to the connected RLC loads. islanding detection Algorithm developed by each inverter manufacturer has caused this phenomenon. Therefore, this paper presented a new test standard for islanding detection.

• 한국항행학회논문지
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• 제24권6호
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• pp.620-626
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• 2020

본 연구는 IOT 장비인 라즈베리파이를 마스터(master)로 이용하고 인버터를 슬레이브(slave)로 하여 모드버스 TCP 통신을 기반한 태양광 발전 모니터링 시스템을 제안하였다. 본 모델은 라즈베리파이에 다양한 센서를 추가하여 태양광 발전소의 모니터링에 필요한 정보를 추가하였으며, 실시간 발전량 예측을 통해 발전량 예측과 모니터링 정보를 스마트 폰으로 송신하였다. 또한, 서버에 태양광 발전소에서 지속해서 생성되는 정보를 빅데이터로 구축하였으며, 발전량 예측을 위한 딥러닝 모델을 학습하여 갱신하였다. 연구 결과로서 인버터에서 라즈베리파이로 모드버스 TCP 기반으로 안정적인 통신이 가능하였고, 라즈베리파이에서 학습된 딥러닝 모델로 실시간 예측이 가능하였다. 서버는 빅데이터로 다양한 딥러닝 모델 학습이 가능하였으며, LSTM이 학습 오차 0.0069, 테스트 오차 0.0075, RMSE 0.0866 등으로 가장 좋은 오차를 보임을 확인하였다. 본 모델은 다양한 제조사의 인버터에 대해서 보다 간단하고 편리하며 발전량을 예측할 수 있는 실시간 모니터링 시스템 구현이 가능함을 제시하였다.