• 전자공학회논문지D
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• 제36D권5호
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• pp.44-53
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• 1999

본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 캐패시턴스를 수치 해석적으로 계산하여 추출하는 새로운 방법과 그 적용 예를 보고한다. 기생 캐패시턴스를 시뮬레이션을 통해 추출하기 위하여, 복잡한 형태의 3차원 대층배선 구조물을 유한요소법을 이용하여 해석하였다. 캐패시턴스를 추출하기 위한 3차원 다층배선 구조물은 3차원 변환 정보를 가진 2차원 평면 마스크 레이아웃 데이터로부터 생성하였다. 시뮬레이션 결과의 정확도를 검증을 위하여 8.0×8.0×5.0㎛\sup 3\ 크기의 영역에 평행한 두 도전층이 상하로 교차한 구조에 대하여 실험치와 비교하였다. 3차원 다층배선 구조물의 기생 캐패시턴스 추출을 위해서, 유한 요소법 적용을 위한 1,960개의 노드와 8,892개의 사면체 메쉬를 생성하였으며, ULTRA SPARC 1 워크스테이션에 대해서 소요된 CPU 시간은 28초이었으며, 4.4 메가바이트의 메모리를 사용하였다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.35-42
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• 2010

본 논문은 A/D 변환기(Analog-to-Digital Converter) 회로에서 신호선의 터미네이션 조건이 crosstalk에 의해 왜곡되기 쉬운 특성을 가지며 동작 주파수가 높아짐에 따라 이에 대한 주의가 더욱 요구된다. 그중에서도 아날로그 신호인 입력 신호와 레퍼런스 전압 신호는 crosstalk에 의해 왜곡되기 쉬운 아날로그 신호이면서, A/D 변환 전체의 동작 성능을 좌우하는 신호들이다. 이 두 신호들은 각각의 회로 구성에 따라 독특한 터미네이션 조건을 가지므로 본 논문에서는 주파수 영역에서 임피던스 불일치 조건을 고려한 crosstalk를 모델링하고 해당 터미네이션 조건이 crosstalk에 미치는 영향을 확인한다. 먼저, A/D 변환기 회로에서 두 신호의 회로 구성을 파악한 후 near-end와 far-end에서 임피던스 불일치를 고려한 crosstalk 모델을 유도한다. 유도한 crosstalk 모델을 이용하여 입력 신호의 near-end와 터미네이션 임피던스 불일치와 레퍼런스 전압 신호의 far-end 커패시턴스 터미네이션이 crosstalk에 미치는 영향을 예측하고, 실험을 통해 예측 결과를 확인한다. 신호선으로는 가장 널리 사용되는 microstrip 구조를 사용하였으며 skin effect에 의한 손실 증가를 반영하였다.

• 한국수소및신에너지학회논문집
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• 제21권3호
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• pp.201-206
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• 2010

In present work, $La_{0.8}Ca_{0.2}CrO_3$ (LCC) ceramic interconnect layer for SOFC was prepared by using thermal plasma spray coating process. The LCC powders were synthesized by Pechini method and calcined at the temperature of $1000^{\circ}C$. The prepared LCC powder was characterized by x-ray diffraction (XRD), scanning electron microscopy (SEM), particle counter, BET analysis, respectively. In addition, basic and essential properties of LCC layer coated by thermal plasma spray coating process such as the morphology of surface and cross section for coated layer, gas leak rate, and electrical conductivity were analyzed and discussed. Based on these experimental results, it can be concluded that the LCC layer coated by thermal plasma spray coating process can be suitable as a ceramic interconnect of SOFC operated at $800^{\circ}C$.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2005년도 추계학술대회 논문집
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• pp.283-288
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• 2005

기존의 기계적인 센서들보다 높은 민감도와 선형성을 가지는 반도체 센서들은 크기가 작고 일괄공정에 의해 제작될 수 있는 반도체 공정 기술로 제작되므로 다양한 산업에서 적용되고 있다. 하지만 열과 반복적인 외부 하중은 센서의 수명에 치명적인 영향을 미치고 있고, 특히 외부에서 가해지는 열은 센서를 구성하는 구조물보다 신호를 전달하는 배선의 피로 수명에 지대한 영향을 미치고 있으므로 이에 대한 영향성을 분석할 수 있는 프로세스를 확립하고, 이후 다양한 재료의 반복적인 열하중에 대한 피로 수명을 평가하여 사용 온도에 대한 적절한 재료를 선정할 수 있는 자료를 제시하고자 하였다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.71-76
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• 2007

고성능의 칩을 설계함에 있어 연결선 사이의 크로스토크 고장은 무시할 수 없는 요인이 되었다. 본 논문에서는 칩 및 보드레벨에서의 연결선 테스트를 위한 효과적인 테스트 패턴 알고리즘을 제시한다. 크로스토크 고장 점검율이 100%인 기존 6n 알고리즘을 분석하고 실질적으로 크로스토크 영향을 주는 net를 고려하여 보다 적은 패턴으로 동일한 고장 점검율을 얻는 새로운 알고리즘을 제안한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.168-174
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• 2012

This paper describes a novel global on-chip interconnect scheme, in which a one UI-delayed symbol as well as the current symbol is sent for easing the sensing operation at receiver end. With this approach, the voltage swing on the channel for reliable sensing can be reduced, resulting in performance improvement in terms of power consumption, peak current, and delay spread due to PVT variations, as compared to the conventional repeater insertion schemes. Evaluation for on-chip interconnects having various lengths in a 130 nm CMOS process indicated that the proposed on-chip interconnect scheme achieved a power reduction of up to 71.3%. The peak current during data transmission and the delay spread due to PVT variations were also reduced by as much as 52.1% and 65.3%, respectively.

• 마이크로전자및패키징학회지
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• 제27권1호
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• pp.17-24
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• 2020

As an interconnect scaling faces a technical bottleneck, the device stacking technologies have been developed for miniaturization, low cost and high performance. To manufacture a stacked device structure, a vertical interconnect becomes a key process to enable signal and power integrities. Most bonding materials used in stacked structures are currently solder or Cu pillar with Sn cap, but copper is emerging as the most important bonding material due to fine-pitch patternability and high electrical performance. Copper bonding has advantages such as CMOS compatible process, high electrical and thermal conductivities, and excellent mechanical integrity, but it has major disadvantages of high bonding temperature, quick oxidation, and planarization requirement. There are many copper bonding processes such as dielectric bonding, copper direct bonding, copper-oxide hybrid bonding, copper-polymer hybrid bonding, etc.. As copper bonding evolves, copper-oxide hybrid bonding is considered as the most promising bonding process for vertically stacked device structure. This paper reviews current research trends of copper bonding focusing on the key process of Cu-SiO₂ hybrid bonding.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.20-28
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• 2006

본 논문에서는 불규칙하고 복잡한 다층(multi-layer) RLC 배선에 대하여 TWA(Traveling-wave-based Waveform Approximation)을 기반으로 한 새로운 시그널 인테그러티 검증에 대한 방법을 제시한다. 실제 레이아웃 구조의 불규칙한 배선을 가상 직선 배선으로 변환하고 이를 TWA 기법을 사용하여 효율적으로 검증하였다. 여기서 제안된 방법은 3차원 구조에 대한 회로 모델을 사용한 일반적인 SPICE 시뮬레이션에 비하여 계산시간을 현저하게 단축시킬 수 있으며, 타이밍의 경우 5% 이내에서, 크로스톡의 경우 10% 이내에서 정확하다는 것을 보인다.

• 한국정보과학회논문지:시스템및이론
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• 제26권8호
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• pp.1024-1030
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• 1999

IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 UpdateDR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2 log(n+2) 의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.Abstract IEEE 1149.1 Boundary-Scan is a testable design technique for the detection and diagnosis of faults on a board. However, since it takes 2.5TCKs to observe data launched from an output boundary scan cell due to inherent characteristics of the TAP controller, it is impossible to test delay defects on the interconnect nets. This paper introduces a new technique that postpones the activation of UpdateDR signal by 1.5 TCKs while complying with IEEE 1149.1 standard. Furthermore we have developed 2 log(n+2) , where N is the number of nets, interconnect test patterns to test delay faults in addition to the static interconnect faults. The validness of our approach is verified through the design and simulation.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.74-79
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• 2007

일반적으로 MPSoC(Multi-Processor System on a Chip)의 설계 및 구현을 위한 비용이 높고 시간이 오래 걸리며 복잡하기 때문에 이를 위한 IP(Intellectual Property)의 기능 및 성능을 검증하기 위해서는 플랫폼을 이용하여 테스트한다. 본 논문에서는 멀티 프로세서에서 CPU(Central Processing Unit) 간의 Interconnect Network 구조를 기반으로 하는 IP를 검증하기 위한 플랫폼 구조를 연구하고, 이를 바탕으로 응용 프로그램을 수행하였을 경우에 단일 프로세서를 사용했을 때보다 얼마나 많이 성능이 향상될 수 있는지를 보이고자 한다.