• 한국철도학회:학술대회논문집
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• 한국철도학회 1998년도 창립기념 춘계학술대회 논문집
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• pp.233-240
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• 1998

In the design of the high-speed railway vehicles of low noise and vibration characteristics, it is desirable to develop efficient and systematic procedures for analyzing large structures. In this paper, some finite-element modelling techniques and an efficient analytical method are proposed for this purpose. The analytical method is based on substructuring approach such as a free-interface method and a generalized synthesis algorithm. In final, the proposed approaches are applied to the finite-element modelling, modal analysis and subsequent model updating procedures of the high-speed railway intermediate trailers.

• 전자공학회논문지A
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• 제31A권6호
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• pp.149-158
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• 1994

Through high level synthesis, designers can obtain the precious information on the area and speed trade-offs as well as synthesized datapaths from behavioral design descriptions. While previous researches were concentrated on the synthesis of pipelined, datapaths with fixed DII (Data Initiation Interval) by inserting delay elements where needed, we propose a novel methodology of synthesizing pipeline structures with variable DIIs. Determining the time-overlapping of pipeline stages with variable DIIs, the proosed algorithm performs scheduling and module allocation using the time-overlapping information. Experimental results show that significant improvement can be achieved both in speed and in area.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.176-179
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• 2000

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(1$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.443-447
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• 2001

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(l$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s 로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.284-287
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• 2001

In this paper, we designed and implemented a precise pulse motor control chip that generates the parabolic speed pattern. This chip can control step motor[1], DC servo[2] and AC servo motors at high speed and precisely. It can reduce the mechanical vibration to the minimum at the change point of a degree of acceleration. Because the parabolic speed pattern has the continuous acceleration change. In this paper, we present the pulse generation algorithm and the parabolic pattern speed generation. We verify these algorithm using visual C++. We designed this chip with VHDL(Very High Speed Integrated Circuit Hardware Description Language) and executed a logic simulation and synthesis using Synopsys synthesis tool. We executed the pre-layout simulation and post-layout simulation with Verilog-XL simulation tool. This chip was produced with 100 pins, PQFP package by 0.35 um CMOS process and implemented by completely digital logic. We developed the hardware test board and test program using visual C++. We verify the performance of this chip by driving the servo motor and the function by GUI(Graphic User Interface) environment.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.333-339
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• 2012

통신의 세계적 흐름은 고속화와 디지털화 그리고 대용량화의 추세로 흐르고 있다. 또한 한정된 자원인 주파수를 효율적으로 이용하기 위하여 대역확산 방식이 대표하여 그 주를 이루고 있다. 주파수 합성기로서 통신시스템에 많이 이용되고 있는 PLL(Phase Lock Loop)은 위상잡음 등 여러 가지 문제점을 가지고 있기 때문에, 이러한 문제점을 최소화 할 수 있는 디지털 소자인 직접디지털 합성기(DDS : Direct Digital Synthesis)를 이용하여 고속주파수도약 시스템을 설계하기위한 성능평가에 대하여 연구하여, 오율 개선의 해석과 고속 주파수 도약이 가능한 시스템을 설계하고 그 성능을 평가 하였다.

• 한국산학기술학회논문지
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• 제13권11호
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• pp.5416-5426
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• 2012

본 논문에서는 유도전동기의 저속운전영역에서 고속운전영역에 이르기까지 모든 영역에 걸친 안정된 속도제어를 목적으로 전압 전류 모델 합성 자속 추정기를 통해 저속영역에서와 고속영역에서 각각 다른 모델에 의한 자속을 추정하고 이로부터 자속각을 추정하는 알고리즘을 사용한다. 특히 저속영역에서 부하가변시의 전류의 변화와 자속의 변화를 실시간으로 추정하여 저속영역에서의 제어특성을 향상시켜 부하 가변 시에도 전 영역에서 보다 안정된 비례적분 전류 제어기, 비례적분자속 제어기에 의한 시뮬레이션 및 실험을 실시한 결과 우수한 속도제어특성을 얻을 수 있었다.

• 대한산업공학회지
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• 제21권1호
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• pp.33-49
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• 1995

Simulated annealing(SA) has been admitted as a general purpose optimization technique which can be utilized for almost all kinds of combinatorial optimization problems without much difficulty. But there are still some weak points to be resolved, one of which is the slow speed of convergence. In this study, we carefully review various previous efforts to improve SA and propose some variations of SA which can enhance the speed of convergence to the optimum solution. Then, we apply the revised SA algorithms to the scheduling and hardware allocation problems occurring in high-level synthesis(HLS) of VLSI design. We confirm the efficiency of the proposed methods through several HLS examples.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1161-1167
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• 2004

기존의 PLL(phase locked loop)은 폐루프 구조이므로 주파수 스위칭 속도가 낮은 단점을 갖는다. 이를 개선하기 위해서 개루프 구조를 혼합한 Digital Hybrid PLL 구조를 연구하였다. 또한 이 구조는 빠른 주파수 스위칭 속도로 동작할 수 있지만, VCO의 전압대 주파수 전달특성을 ROM 형태로 구현하는 DLT(digital look-up table)이 사용되어야 하므로 회로소자가 많아지고 소비전력이 증가된다. 그러므로, 본 논문에서는 복잡한 DLT의 구조를 간단한 Digital logic 회로로 대체시킨 새로운 구조를 제안하였다. 또한 주파수 합성때마다 타이밍 동기화를 이루는 회로를 설계하여 합성기의 항상성을 확보하였으며 DLT를 사용하는 방식과 비교하여 회로소자를 약 $28\%$정도 줄일 수 있다. 고속 스위칭 동작 특성과 주파수 합성을 시뮬레이션과 실제 회로 구현으로 확인하였다.

• 한국세라믹학회지
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• 제28권3호
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• pp.234-242
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• 1991

Ti-B system ceramics were prepared by the self-propagating high-temperature synthesis method from the mixture of metal titanium and boron powders The major crystalline phase as a function of boron content was TiB for mixtures containing 0.5 or 1.0mol B, and TiB2 for these containing over 1.3mol B. The combustion mode observed by a high-speed camera was steady-state. The Combustion velocity increased with increasing the boron content. Sintered TiB2 specimen showed the density of 97% of theoretical valve, Vicker's hardness of 2250kg/㎟ for 0.2kg load and three-point-flexure strength of 500MPa.