• 전기전자학회논문지
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• 제19권4호
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• pp.520-525
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• 2015

본 논문은 통신 지연이 존재하는 고차적분기 시스템의 일치문제를 다룬다. 리카티 방정식 기반의 제어기법과 시간지연의 효과를 제거해주는 부가적인 설계변수를 도입함으로써 임의로 큰 통신 지연이 존재하는 경우에도 일치 문제를 해결할 수 있음을 증명한다. 또한, 단지 하나의 변수만 설계하면 되기 때문에 기존의 설계 방법에 비하여 매우 간단하고 제어기의 존재성이 통신지연의 크기에 의존하지 않는다는 장점을 가진다.

• 전기전자학회논문지
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• 제20권4호
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• pp.378-384
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• 2016

본 논문은 통신 지연을 가지는 방향 네트워크로 연결된 고차 적분기시스템의 출력 피드백 일치문제를 다룬다. 이 문제를 해결하기 위하여 기존의 저이득 제어기에 설계변수를 추가한 새로운 동적 출력 피드백 제어기를 제안한다. 또한, 제안한 제어기의 존재성이 임의로 큰 통신지연이 존재하는 경우에도 항상 보장됨을 증명한다.

• 전기학회논문지
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• 제57권6호
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• pp.1081-1086
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• 2008

This paper presents the $3^{rd}$ 4bit sigma delta modulator with the block and timing diagrams of DWA(Data Weighted Averaging) to optimize a operating time. In the modulator, the proposed DWA structure has a stable operation and timing margin so as to remove three latches and another clock. Because the modulator with proposed DWA structure improve timing margin about 23%. It can increase sampling frequency up to 244MHz. Through the MATLAB modeling, the optimized coefficients are obtained to design the modulator. The fully differential SC integrators, DAC, switch, quantizer, and DWA are designed by considering the nonideal characteristics. The designed $3^{rd}$ order 4bit modulator has a power consumption of 40mW and SNR(signal to noise ratio) of 77.2dB under 1.2V supply and 64MHz sampling frequency.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.361-364
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• 2003

In this paper, a high-resolution multibit sigma-delta modulator implemented in a.0.35-um CMOS technology is introduced. This modulator consists of two switched capacitor integrators, 3-bits A/D converter, and 3-bits D/A converter For the verification of the internal function blocks, HSPICE simulator is used. This circuit is normally operated at 130 MHz clock and the total power dissapation is 70 mW.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 추계학술대회
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• pp.63-64
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• 2017

This paper proposes a speed estimator for sensorless control of diesel-generator (genset) systems, where the speed of the genset is calculated from the back-EMF frequency of the generator. The back-EMF frequency is extracted from a phase output current by using multiple second-order generalized integrators (SOGIs) connected in parallel and series and separated frequency-locked loops. The proposed method (PS-SOGI-FLL) is able to estimate the fundamental frequency in the distorted output current with high accuracy and strong robustness. Simulation results are shown to verify the validity of the proposed method.

• 한국자기학회지
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• 제15권4호
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• pp.250-255
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• 2005

8 MA/m급 펄스자석과 픽업코일, 아날로그 전자적분기, 계수기록형 오실로스코우프, 퍼스널컴퓨터 등을 이용하여 펄스고자장하에서 자성을 정밀 측정할 수 있는 펄스마그네토미터를 구성하였다. 픽업코일은 작은 공간에서 정밀측정이 가능하도록 3-축보상원리를 채용하여 제작하였으며 펄스자장에 대한 신호 보상은 $10^{-6}$수준이었고 적분기와 오실로스코우프를 거친 후의 최종 자기모멘트의 측정감도는 $5{\cdot}10^{-7}\;Am^2$이었다. 본 실험을 통하여 구성된 펄스마스네토미터는 지름 $3\;mm{\phi}$, 이하의 소형 및 박막형 희토류 영구자석의 특성평가에 적합하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.507-508
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• 2006

High performance delta-sigma modulator is developed for audio-codec applications(i.e.. 16-bit resolution at a 20kHz signal bandwidth). The modulator is realized with fully-differential switched capacitor integrators. All stages employ a single-stage folded-cascode amplifier. The presented delta-sigma modulator when clocked at 3.2MHz achieves 85.2dB peak-SNDR and 94.8dB SNR. This modulator is designed in a SAMSUNG $0.18{\mu}m$ CMOS process. Finally, this paper shows the test setup and FFT result gained from delta-sigma modulator chip designed for audio applications.

• 전자공학회논문지SC
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• 제37권4호
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• pp.28-34
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• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.