• 대한전자공학회논문지TC
• /
• 제42권2호
• /
• pp.61-74
• /
• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.

• 전자공학회논문지C
• /
• 제36C권10호
• /
• pp.17-28
• /
• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 대한전자공학회논문지SD
• /
• 제43권3호
• /
• pp.48-58
• /
• 2006

본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.

• 대한전자공학회논문지TC
• /
• 제47권7호
• /
• pp.109-117
• /
• 2010

미래인터넷 연구를 위해 대규모의 테스트 베드를 구축하는 일은 새로운 프로토콜을 테스트하고 clean-slate 기법을 적용한 새로운 네트워크 아키텍쳐를 테스트하기 위해 꼭 필요하다. 우리나라의 경우 현재 'FIRST'(Future Internet Research for Sustainable Testbed)라는 프로젝트 이름으로 미래인터넷 테스트 베드를 구축하는 연구가 금년 3월부터 추진되어 ETRI와 5개의 대학들이 공동으로 연구를 진행하고 있다. 이 중 5개 대학교를 중심으로 진행되는 FIRST@PC의 경우 NetFPGA의 하드웨어 가속 기능을 이용하여 오픈플로우 스위치기반의 미래인터넷 테스트베드를 KOREN과 KRONET에 구현하는 것을 목표로 연구가 진행 중이다. 본 논문에서는 FIRST@PC 프로젝트에 대한 간략한 소개와 지역별로 구축된 오픈플로우 스위치 테스트베드 간 연동을 위해 구현된 소프트웨어 기반의 MAC in IP 갭슐레이터를 설명하고 이를 이용한 연구실 내의 로컬 테스트와 충남대와 광주과학기술원 간 연동 테스트한 결과를 제시한다. 실험 결과 소프트웨어 기반의 캡슐레이터를 사용하면 현재 많은 어플리케이션이 요구하는 대역폭에 대해서는 지원 가능할 것으로 예상된다.

• 대한전자공학회논문지SD
• /
• 제48권7호
• /
• pp.37-47
• /
• 2011

그래픽 프로세서의 발달로 실사 수준의 고품질 컴퓨터 그래픽은 여러 분야에 다양한 용도로 사용되고 있으며, 그래픽 프로세서의 핵심 중 하나인 셰이더 프로세서는 프로그램 가능한 통합 셰이더로 발전하였다. 그러나 현재의 상용 그래픽 프로세서들은 특정한 알고리즘에 최적화되어 있어 다양한 알고리즘의 개발을 위해서는 독립적인 셰이더 프로세서가 필요하다. 본 논문에서는 프로그래머블 통합 셰이더 프로세서에서 DirectX 셰이더 어셈블리 명령어를 수행할 수 있는 고성능 3차원 컴퓨터 그래픽 영상을 지원하기 위한 제어 유닛을 설계하고 구현하였다. 설계한 제어 유닛은 기능적 레벨에서 시뮬레이션을 통하여 그 성능을 검증 하였으며, FPGA Virtex-4에 구현하여 하드웨어 리소스 사용율을 확인하고 ASIC 라이브러리를 적용하여 동작속도를 확인 하였다. 또한 비슷한 기능을 하는 셰이더 프로세서에 비해 약 1.5배 정도 많은 수의 명령어를 지원하며, 사용하는 연산 유닛 수에 비해 전체적인 성능은 약 3.1GFLOPS 향상된 결과를 보였다.

• 대한전자공학회논문지SD
• /
• 제44권2호
• /
• pp.19-24
• /
• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 공학교육연구
• /
• 제10권3호
• /
• pp.79-92
• /
• 2007

본 연구에서는 학습과정에 우수성, 유효성, 그리고 경제적인 효율성을 향상시키기 위해 웹기반 가상실험실과 웹기반 원격실험실을 적절하게 통합한 하이브리드 공학실험시스템을 개발하였다. 먼저 클라이언트/서버 분산환경을 설계하여 디지털 시스템과 전기전자회로 실험에 대한 웹기반 가상실험시스템을 개발하였다. 제안된 가상실험시스템은 개념학습세션, 가상실험세션, 평가세션등의 3개의 주요한 세션과 이들 주요세션을 유기적으로 통합하여 학습효율의 극대화를 달성하기 위한 관리시스템으로 구성되어 있다. 다음으로 본 연구에서는 가상실험세션 동안에 발생할 수 있는 현실감의 부족을 해결하기 위해 전기/전자회로를 실험할 수 있는 웹기반 원격 실험실을 구현하였다. 더욱이 간결하고 사용자가 친근하게 접근할 수 있는 설계기법을 사용하였기 때문에 많은 사용자들이 쉽게 원격실험실에 접속할 수 있으며, 고가의 실험장비가 실제 실험실에 구비되어 있지 않더라도 자기주도의 심화학습이 가능하다. 제안된 가상/원격실험시스템은 독립적으로 사용될 수도 있으나 학습효율을 향상시키기 위해서 웹상에서 두 개의 시스템을 통합하여 하이브리드 공학실험시스템을 개발하였다. 제안된 하이브리드 공학실험시스템은 학습자들에게 상호작용적인 학습환경을 제공하여 공학실험교육을 효율적으로 관리하는 새로운 접근방식이다.

• 대한전자공학회논문지SD
• /
• 제42권9호
• /
• pp.51-60
• /
• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 대한전자공학회논문지SD
• /
• 제44권4호
• /
• pp.63-72
• /
• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 한국게임학회 논문지
• /
• 제8권3호
• /
• pp.43-50
• /
• 2008

UI(User Interface)디자인은 하드웨어의 발달과 다양하게 만들어지는 콘텐츠들로 인해 자체의 의미와 형태를 발전시켜왔다. 특히 입력장치와 그래픽기술의 발달로 인해 이용자와 콘텐츠와의 풍부해진 교감을 통해 이용자는 신체와 정신의 확장으로써 UI를 받아들이게 되었다. 본 연구에서는 디지털스토리텔링의 입장에서 UI를 재해석하여, 콘텐츠와 이용자 간의 역할을 관찰하고, 특히 그래픽 기반 게임에서 나타는 스토리 요소들의 구분과 이유 분석을 통한 스토리텔링UI의 이론적기반성립과 활용을 위한 요소탐구를 실시하였다. 이를 위해 그래픽 요소 및 입력장치의 활용의 입장과 논문 내에서 밝힌 분절형 스토리텔링의 적용체로써 게임이 적합함에 입각하여 요소연구대상으로 디아블로, 하프라이프, 홈월드를 선정, 분석하였다. 본 분석을 통해 게임의 UI와 콘텐츠의 결합형태에서 인터페이스가 부분적으로, 또는 특화된 형태로의 콘텐츠정보를 지님으로 디지털스토리텔링의 스토리분절과 선택의 역할을 하고 있음을 밝혔다. 또한 개발자가 내재시킨 스토리와 이용자가 인터페이스를 통해 재구성하는 스토리가 공존하는 공간으로써 작동하며 이는 인터페이스에 스토리요소의 대입과 활용이 가능함을 유추하였다. 스토리텔링UI는 각각의 분절된 스토리를 사용한 능동적 즐거움의 복합체로써 끊임없는 흥미를 발생시킬 수 있는 좋은 수단이 될 것이다. 게임UI를 통한 스토리 중심의 UI제작은 콘텐츠의 내면적 맥락을 살리는 동시에 인터페이스의 감성형 인터페이스의 구체적인 구성 방법에 대한 대안이 될 것이다.