• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.305-308
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• 2001

This paper describes the design of elliptic curve cryptographic (ECC) coprocessor over binary fields for the If card. This coprocessor is implemented by the shift-and-add algorithm for the field multiplication algorithm. And the modified almost inverse algorithm(MAIA) is selected for the inverse multiplication algorithm. These two algorithms is merged to minimize the hardware size. Scalar multiplication is performed by the binary Non Adjacent Format(NAF) method. The ECC we have implemented is defined over the field GF(2$^{163}$), which is a SEC-2 recommendation［7］..

• ETRI Journal
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• 제30권3호
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• pp.365-376
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• 2008

This paper presents the design and implementation of a hyperelliptic curve cryptography (HECC) coprocessor over affine and projective coordinates, along with measurements of its performance, hardware complexity, and power consumption. We applied several design techniques, including parallelism, pipelining, and loop unrolling, in designing field arithmetic units, group operation units, and scalar multiplication units to improve the performance and power consumption. Our affine and projective coordinate-based HECC processors execute in 0.436 ms and 0.531 ms, respectively, based on the underlying field GF($2^{89}$). These results are about five times faster than those for previous hardware implementations and at least 13 times better in terms of area-time products. Further results suggest that neither case is superior to the other when considering the hardware complexity and performance. The characteristics of our proposed HECC coprocessor show that it is applicable to high-speed network applications as well as resource-constrained environments, such as PDAs, smart cards, and so on.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 F
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• pp.2748-2750
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• 1999

This Paper describes the design of an induction motor control using the TMS320C32 Digital Signal Processor and the ADMC201 motion coprocessor. Presented hardware architecture can be used for several industry applications with wide range of speed control, e.g. elevator and cranes application, servo motor, electrical vehicles. The main purpose of the paper is demonstration of the implementation and maximum utilization of the ADMC201 motion coprocessor in digital vector control system for AC drives.

• 한국정보처리학회논문지
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• 제5권1호
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• pp.119-127
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• 1998

본 논문에서는 한글 인쇄체 인식 시스템의 실시간 처리를 위하여 인식 프로세스중 시간이 많이 걸리는 한글 문자 유형 분류 및 자소 인식 단계를 고속 처리할 수 있는 다층구조 신경망을 VLSI 설계 하였으며, 신경망과 호스트 컴퓨터간의 인터페이스와 신경망 제어를 담당하는 코프로세서 구조를 제안하였다. 이를 VHDL 모델링 및 논리합성을 통하여 설계하여 시뮬레이션을 통하여 구조와 동작 및 성능을 검증하였다. 실험결과 제안한 신경망 coprocessor는 기존의 소프트웨어 구현 인식 시스템의 유형 분류 및 자소 인식률과 대등한 성능을 보인 반면 고속의 인식속도를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.492-495
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• 1999

In this paper, a research is focused on implementation of the handwritten Korean-character recognition system using a neural coprocessor for PDA application. The proposed coprocessor is composed of a digital neural network called DMNN and a RISC-based dedicated controller in order to achieve high speed as well as compactness. Two neural networks are used for recognition, one for stroke classification out of extended 11 strokes and the other for grapheme classification. Our experimental result shows that the successful recognition rate of 92.1% over 3,000 characters written by 10 persons can be obtained. Moreover, it can be improved to 95.3% when four candidates are considered. The design verification of tile proposed neural coprocessor is conducted using the ASIC emulator for further hardware implementation.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2569-2578
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• 2009

Core-A 마이크로프로세서는 32-bit RISC 구조의 국산 임베디드 마이크로프로세서로서 특허청의 지원을 받아 KAIST의 주관아래 개발된 프로세서이다. 본 논문에서는 Core-A 마이크로프로세서와 코프로세서간의 인터페이스 방안에 대하여 분석하고 효율적인 구조를 제안한다. 인터페이스 방안의 검증을 위해 코프로세서로 사용된 AES 암호 프로세서는 128-bit의 키와 블록을 갖는 대칭키 암호 알고리즘이다. 코프로세서 인터페이스 회로와 AES 암호프로세서는 Verilog-HDL로 작성되었으며, Modelsim 시뮬레이터를 사용하여 시뮬레이션을 수행하였다. 삼성 0.35um CMOS 표준 셀 라이브러리를 사용하여 AES를 제외한 코프로세서 인터페이스 부분을 합성한 결과 약 90Mhz의 동작주파수를 가지며, 3743개의 게이트수로 구성되었다. 본 논문에서 구현한 코프로세서 인터페이스 회로는 Core-A와 코프로세서간의효율적인 명령어 및 데이터 전달을 수행할수있다.

• 한국정보통신학회논문지
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• 제24권4호
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• pp.508-514
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• 2020

LTE (Long Term Evolution) 및 5G와 같이 지속적으로 발전하는 이동 통신 표준을 구현하기 위해 소프트웨어 정의 라디오 (SDR, Software Defined Radio) 개념은 뛰어난 유연성과 효율성을 제공한다. 수년 동안, 최고급 디지털 시그널 프로세서 (DSP, Digital Signal Processor) 시스템 온 칩 (SoC, System on Chip)은 멀티 코어 및 다양한 하드웨어 보조 프로세서를 지원하는 방향으로 개발되어왔다. 이 논문에서는 TI의 TCI663x 칩을 사용해 구현한 SDR 플랫폼 하드웨어에 대해 소개하고, 이 플랫폼 상에서 멀티 코어 DSP를 BCP (Bit Rate Coprocessor) 및 TPC (Turbo Decoder Coprocessor)와 연동하여 구현한 LTE 전송 채널 (Transport Channel)의 성능을 다양한 구현 옵션에 따라 평가한다.

• 한국정보통신학회논문지
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• 제18권9호
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• pp.2189-2196
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• 2014

본 논문에서는 자동차용 컴퓨터 비전 알고리즘을 고속으로 처리하기 위해 VLIW 보조프로세서를 설계하였다. VLIW 보조프로세서는 8단 파이프라인 구조로 1개의 사이클에 4개의 명령을 처리할 수 있으며, 보행자 인식을 위한 36개의 정수 및 부동 소수점 명령어 집합을 갖고 있다. 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300-MHz이며 약 210,900 게이트로 구성되며 예상 연산 성능은 1.2 GOPS 이다. VPE와 8개의 VLIW 코어로 구성된 비전 프로세서 시스템은 25~29 FPS의 보행자 검출 성능을 가진다. VLIW 보조 프로세서는 높은 검출 속도와 호스트 프로세서와 느슨한 결합 특성으로 다양한 비전 분야에 응용 가능하다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.63-72
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• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 한국정보통신학회논문지
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• 제8권5호
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• pp.1058-1067
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• 2004

자바 가상 기계는 모바일 및 내장형 제어 디바이스와 같은 소형 디바이스에 적합한 간결한 코드, 단순한 수행 동작, 플랫폼 독립성의 특성을 제공하지만, 스택 기반 동작에 기인한 낮은 연산 효율이 라는 큰 문제점을 갖고 있다. 본 논문에서는 이러한 낮은 동작 속도 문제를 제거하여, 모바일 및 내장형 제어 분야용 자바 가속기를 설계하였다. 설계된 자바 가속기는 자바 가상머신 명령어 코드 중 81개를 구현하며, 효율적인 보조 프로세서 인터페이스와 명령어 버퍼를 사용하여 기존 32-비트 RISC 프로세서에 자바 보조 프로세서로 활용될 수 있도록 하였다. 자바 가속기는 14,300개의 게이트로 구성되며, 0.35um CMOS 공정 조건에서 약 50 Mhz의 동작 주파수를 갖는다.