• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• 천문학회보
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• 제40권2호
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• pp.55.3-55.3
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• 2015

We study the possibility of new approach for identifying instrumental noise artifacts and sources of gravitational wave (GW) data such as LIGO and CLIO using various correlation analyses.To improve the quality of data for the GW signal search, the instrumental noises should be reduced in an appropriate way. Furthermore, it is important to understand the correlation between auxiliary channels of the GW detector. In this study, we investigate the possible way of identifying glitch triggers by generating time-frequency-correlation (TFC) maps between the related channels and compare the result to the current conventional schemes.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2017년도 제55차 동계학술대회논문집 25권1호
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• pp.145-146
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• 2017

본 논문에서는 CPLD 구조를 고려한 게이트 레벨 글리치 제거 방법에 대해 제안하였다. CPLD는 AND-OR 게이트의 2단 구조를 가진 LE를 기본 구조로 구성되어 있는 소자이다. CPLD로 구현할 회로에 대한 DAG를 CPLD 구조에 맞도록 그래프를 분할하여 매핑가능클러스터를 생성한다. 생성된 매핑가능클러스터는 내부의 글리치와 전체 회로에 대한 글리치 발생 가능성을 검사하여 글리치를 제거한다. AND게이트와 OR게이트를 사용하는 2단 구조는 게이트가 달라 글리치가 발생될 수 있는 가능성을 검사하기 어렵다는 단점이 있어 AND-OR 게이트의 2단 구조와 동일한 구조를 가지고 있으며 게이트가 동일한 NAND 게이트를 이용하여 전체 회로를 변환한 후 글리치 발생여부를 검사함으로서 정확한 글리치 발생 가능성을 제거한다. 실험 결과는 제안 된 알고리즘 [10]과 비교하였다. 소비 전력이 2 % 감소되어 본논문에서 제안한 방법의 효율성이 입증되었다.

• 천문학회보
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• 제36권1호
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• pp.47.2-47.2
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• 2011

Gravitational waves from the pulsar glitch can be detected by next generation gravitational wave observatories. We investigate characteristics of the modes that can emit the gravitational waves excited by three different types of perturbations satisfying conservation of total rest mass and angular momentum. These perturbations mimic the pulsar glitch theories i.e., change of moment of inertia due to the star quakes or angular momentum transfer by vortex unpinning at crust-core interface. We carry out numerical hydrodynamic simulations using the pseudo-Newtonian method which makes weak field approximation for the dynamics, but taking all forms of energies into account to compute the Newtonian potential. Unlike other works, we found that the first and second strongest modes that give gravitational waves are $^2p_1$ and $H_1$ rather than$^2f$. We also found that vortex unpinning model excites the inertial mode in quadrupole moment quite effectively. The inertial mode may evolve into the non-axisymmetric r-mode.

• 한국정보과학회논문지:시스템및이론
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• 제28권8호
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• pp.406-413
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• 2001

본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.38-47
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• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• 한국통신학회논문지
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• 제32권1A호
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• pp.83-90
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• 2007

본 논문에서는 ISO/IEC 18000-6C 표준안을 만족하는 UHF대역 RFID 수신단(리더)의 지터(Jitter)처리와 글리치제거 알고리듬 및 설계방안을 제안하고 이를 이용한 리더를 구현하여 실제 TI(Texas instrument) Gen2 태그의 응답을 분석하였다. ISO/IEC 18000-6C표준안은 Reader에서 Tag로 데이터 전송 시 +/-1%의 오차와 Tag에서 Reader로 데이터 전송 시 최대 +/-22%의 오차를 허용하도록 정의하고 있다. 이러한 허용오차범위 내의 데이터에 대해 본 논문에서 제시한 회로는 기존의 PLL(DPLL, ADPLL)을 이용한 방식이 아닌 최대허용치(tolerance)와 허용치누적을 이용하여 일정치의 오차범위를 허용하며 디코딩 하도록 설계하였다. 또한 글리치와 지터제거 알고리듬의 기본원리를 동일하게 구성하여 글리치제거와 지터제거를 따로 구분하지 않고 하나의 기능으로 동작하게 한다. 주 클럭은 19.2MHz로 설정하였으며 LF는 국내 전파법에 맞도록 40kHz로 설정하였다 시뮬레이션결과 15%이하의 위상지터를 가진 입력데이터에 대해 판독에러율은 0이었으며 $15%{\sim}22%$ 위상지터를 가진 입력데이터에 대해서 는 0.000589였다. 그러나 동적LF생성회로를 사용한 결과 $15%{\sim}22%$ 위상변화를 가진 입력데이터에 대해 판독에러율은 0이었으며 표준안에 정의된 최대 +/-22%오차 범위내의 지터 발생에 대해서 판독에러율은 0이었다.

• 정보보호학회논문지
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• 제24권1호
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• pp.221-227
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• 2014

스마트카드 등과 같은 모바일 기기에 구현된 암호 알고리즘은 수학적 안전성뿐만 아니라 부채널 공격에 대한 안전성도 함께 고려되어야 한다. 부채널 공격이란 구현된 암호 알고리즘의 연산 과정 중에 발생하는 부채널 정보를 이용해서 비밀 정보를 알아내는 공격 방법이다. 특히 전력분석 공격은 암호 연산 수행시 발생하는 전력 소비량의 변화를 측정함으로써 암호 기기 내부의 비밀 정보를 알아내는 공격법으로 이에 대한 여러 가지 대응 방법이 제안되었다. 본 논문에서는 블록 암호 알고리즘 구현시 전력분석 공격 및 글리치 공격을 방어할 수 있는 게이트 레벨 기법을 새롭게 제안한다. 또한 본 논문에서 제안한 방법을 이용하여 AES 블록 암호 알고리즘을 전력분석 공격 및 글리치 공격에 안전하게 구현할 수 있는 방법을 제시한다.

• 한국음향학회지
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• 제18권5호
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• pp.52-57
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• 1999

고속 데이타를 전송하기 위하여 높은 스펙트럼 효율의 QAM 변조기를 설계하는 것은 매우 중요하다. 본 논문에서는 대표적인 16-QAM 변조기를 직접 디지탈 주파수 합성기(DDFS)를 응용하여 설계하였다. 직접 디지탈 주파수 합성기는 외부 주파수 설정에 의해 디지탈 방식으로 원하는 주파수의 정현파를 출력한다. 발생되는 위상 증가 값을 제어하여 정확한 위상변조를 할 수 있으며, 진폭 성분의 변화는 D/A 컨버터의 출력에서 발생하는 진폭을 변화시켜 진폭 변조하여, 전체적인 QAM 변조기를 설계한다. glitch와 같은 고조파 성분의 억제를 위하여 DDFS를 이중구조 형태로 설계하여 개선된 출력파형을 확인하였다. 회로 설계는 P-SPICE를 사용하였다. 아날로그 디지탈 혼합모드로 시뮬레이션하여 16-QAM 변조 파형을 확인하였고, 출력 데이터의 성상도를 출력하여 설계되어진 결과를 확인하였다.