• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.577-580
• /
• 2004

Our paper focus on crosstalk noise problem, especially crosstalk glitch that occurs when victim is stable state and aggressor is transitive state. This generated glitch weigh with the functional reliability if the glitch is considerable. In this paper, we use buffer insertion, down sizing, buffer insertion with up-sizing methods concurrently. These methodologies use filtering effects which gates that have bigger noise margin than glitch width eliminates glitch. In addition, we do limited optimization in boundary of node's slack. Therefore, the operated node's changes are for nothing in other node's slack.

• 디지털산업정보학회논문지
• /
• 제5권3호
• /
• pp.69-75
• /
• 2009

In this paper, we proposed CPLD low power algorithm using reduce glitch power consumption. Proposed algorithm generated a feasible cluster by circuit partition considering the CLB condition within CPLD. Glitch removal process using delay buffer insertion method for feasible cluster. Also, glitch removal process using same method between feasible clusters. The proposed method is examined by using benchmarks in SIS, it compared power consumption to a CLB-based CPLD low power technology mapping algorithm for trade-off and a low power circuit design using selective glitch removal method. The experiments results show reduction in the power consumption by 15% comparing with that of and 6% comparing with that of.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -2
• /
• pp.1058-1061
• /
• 2002

This paper presents the method of low power optimization considering the glitch reduction in CMOS circuits. Our algorithm utilizes the information of MOS size, the load capacitance of fan-out, and input slew to calculate the output waveform by using the linear signal model. Therefore, the accurate waveform of glitch can be obtained for estimation of power dissipation caused by glitches. Our algorithm is applied to ISCAS’85 benchmark circuits and experimental results show 23% glitch reduction and 11% total power reduction.

• 대한전자공학회논문지SD
• /
• 제43권8호
• /
• pp.35-43
• /
• 2006

이 논문에서는 공정 변이의 고려를 위한 통계적 시간 분석(statistical timing analysis)에서 전력감소를 고려한 회로의 최적화를 위해 글리치 및 지연시간의 확률적 모델 및 연산을 이용하여 각 경로 및 경로상의 게이트의 민감도(sensitivity)를 계산하고 이를 이용한 사이징(sizing)을 통해 회로의 지연시간의 증가 없이 글리치를 감소하는 방법을 제시한다. 제안된 알고리즘은 통계적 시간 분석에 근거한 회로의 전후방 탐색을 이용하여 공정 변수를 고려한 확률적 글리치 발생률을 예측한다. 또한 글리치 발생률을 고려한 게이트의 선택 및 사이징 가능한 지연시간의 최적화된 계산을 통해 효율적인 게이트 사이징 기법과 글리치 감소를 위한 경로균등화 방법을 제시한다. 제안된 알고리즘의 효율성은 $0.16{\mu}m$ 모델 파라미터를 이용하여 ISCAS85 벤치마크 회로에 대한 실험을 통해 검증되었다. 실험 결과를 통해 제안된 알고리즘은 글리치 예측에 있어 8.6%의 정확도의 개선을 보였고, 경로균등화에 의한 최적화에 있어 9.5%의 개선을 보였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
• /
• pp.61-64
• /
• 2003

In this paper, we implement PAMD(Positive Answering Machine Detection) for discrimination human and ARS. We are used Grunt detection, Glitch Noise detection and Tone detection for PAMD. It distinguishes voice signals from ring-back tone and glitch noise respectively. And as a second step, it judges whether human responses or ARS responses after integrating pattern changes like initial response period, the number of voice data, each time of voice data period and glitch noise. The accuracy is about 9375 in ASR and about 98％ in Mobile phone.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.455-458
• /
• 2004

We present an efficient heuristic algorithm to reduce glitch power dissipation in combinational circuits. In this paper, the total number of glitches are reduced by replacing existing gates with functionally equivalent ones and by gate sizing which classified into three types and by buffer insertion which classified into two types. The proposed algorithm combines gate freezing, gate sizing. and buffer insertion into a single optimization process to maximize the glitch reduction. Our experimental results show an average of $67.8\%$ glitch reduction and $32.0\%$ power reduction by simultaneous gate freezing, gate sizing, and buffer insertion.

• 디지털콘텐츠학회 논문지
• /
• 제13권1호
• /
• pp.37-41
• /
• 2012

본 논문에서는 소모 전력을 최소화하기 위한 FPGA 알고리즘을 제안하였다. 제안한 알고리즘은 FPGA를 구성하고 있는 CLB에 맞도록 회로 분할을 수행하여 매핑 가능 클러스터를 생성한다. 매핑 가능 클러스터는 글리치 제거 방법을 이용하여 소모전력을 감소시킨다. 글리치 제거는 매핑 가능 클러스터의 내부에 대해 신호의 흐름을 분석하여 글리치가 발생될 수 있는 경로에 지연 버퍼 삽입 방법을 이용하여 제거한다. 매핑 가능 클러스터에 대한 글리치를 제거한 후 전체 매핑 가능 클러스터들에 대한 신호 경로를 분석한다. 분석된 결과에 따라 매핑 가능 클러스터 사이의 글리치도 지연 버퍼 삽입 방법을 이용하여 제거한다. 실험은 [8]와 [9] 알고리즘을 대상으로 소모 전력을 비교하였다. 비교결과 [9]에 비해 전체 소모전력이 7.14% 감소되어 알고리즘의 효율성을 입증하였다.

• 대한전자공학회논문지SD
• /
• 제41권11호
• /
• pp.79-85
• /
• 2004

디지털 방식으로 제어되는 아날로그 회로에서는 bang-bang 진동이 발생하며, 이 때 사용되는 FSM 이진 카운터의 MSB가 천이하는 곳에서 발생하는 bang-bang 진동은 큰 glitch를 발생시켜 DLL에 적용될 경우, 출력 클록의 지터를 크게 증가시킨다. 본 논문에서는 카운터 값의 증감에 따라 MSB의 천이점에 hysteresis가 발생하는 새로운 형태의 escalator 코드 카운터를 제안한다. 이 카운터는 DLL의 locking 시 발생하는 bang-bang 진동을 최소 단위의 소자로 제어하게 함으로서 glitch의 발생 요인을 원천적으로 제거한다. 이 카운터를 사용한 DLL을 설계 시뮬레이션하여 규격 조건에서 최대 35ps 이상 지터가 줄어드는 것을 확인하였으며 이를 고속 packet-base DRAM의 이중 루프 DLL에 적용하여 데이터 윈도우를 극대화하였다.

• 디지털산업정보학회논문지
• /
• 제12권2호
• /
• pp.7-14
• /
• 2016

In this paper presents a low power algorithm using a feasible cluster generation method considered glitch. The proposed algorithm is a method for reducing power consumption of a given circuit. The algorithm consists of a feasible cluster generation process and glitches removal process. So that glitches are not generated for the node to which the switching operation occurs most frequently in order to reduce the power consumption is a method for generating a feasible cluster. A feasible cluster generation process consisted of a node value set, dividing the node, the node aligned with the feasible cluster generation. A feasible cluster generation procedure is produced from the highest number of nodes in the output. When exceeding the number of OR-terms of the inputs of the selected node CLB prevents the signal path is varied by the evenly divided. If there are nodes with the same number of outputs selected by the first highest number of nodes in the input produces a feasible cluster. Glitch removal process removes glitches through the path balancing in the same manner as [5]. Experimental results were compared with the proposed algorithm [5]. Number of blocks has been increased by 5%, the power consumption was reduced by 3%.

• 정보보호학회논문지
• /
• 제19권5호
• /
• pp.195-200
• /
• 2009

CRT-RSA 알고리즘이 스마트카드나 마이크로컨트롤러 등의 암호 장치에 구현된 경우 레이저 주입, 전자파 방사, 이온 빔 주사, 전압 글리치 주입 등의 오류 주입 기술 등에 의해 CRT-RSA 알고리즘의 비밀 소인수 p, q가 쉽게 노출 될 수 있다. 그 중 전압 글리치 오류는 대상 암호 장치에 어떠한 조작이나 변형 없이 적용 가능하여 보다 실제적이다. 본 논문에서는 비정상 전원 전압을 이용한 오류 주입 공격을 실험하였다. 실험 결과 기존에 알려진 고전압 글리치를 주입하는 방법 외에도 전원 전압을 일정 시간동안 단절함으로써 CRT-RSA의 비밀 소인수 p, q를 알아낼 수 있었다.