• 대한전자공학회논문지SP
• /
• 제45권3호
• /
• pp.74-79
• /
• 2008

본 논문은 H.264/AVC 비디오 코덱의 부화소 움직임 추정 연산을 효율적으로 줄일 수 있는 고속 부화소 움직임 추정 알고리즘을 제안한다. 부화소 움직임 추정 연산은 보다 정확한 움직임 벡터를 찾을 수 있어 비디오 코덱에 널리 사용되지만, 추가적인 보간 및 탐색 연산으로 인해 부호화기의 연산량을 증가시키는 문제점이 있다. 제안하는 고속 부화소 움직임 추정 알고리즘은 SASR(Simplified Adaptive Search Range)을 이용하여 부화소 움직임 추정 연산을 선택적으로 수행하며 MSDSP(Mixed Small Diamond Search Pattern)을 이용하여 부화소 탐색 지점을 감소시켰다. 제안한 알고리즘은 전역 부화소 탐색 알고리즘과 비교하여 탐색 지점이 최대 93.2% 감소하였으며, PDFPS(Prediction-based directional fractional pixel search) 알고리즘보다 탐색 지점이 최대 81% 감소하며 PSNR 감소는 최대 0.04dB로 화질의 열화는 매우 미비했다.

• Journal of Power Electronics
• /
• 제18권3호
• /
• pp.723-735
• /
• 2018

Linear proportional-integral (PI) controllers are an attractive choice for controlling the speed of induction machines because of their simplicity and ease of implementation. Fractional-order PI (FO-PI) controllers, however, perform better than PI controllers because of their nonlinear nature and the underlying iso-damping property of fractional-order operators. In this work, an FO-PI controller based on the proposed first-order plus dead-time induction motor model and integer-order (IO) controllers, such as Ziegler-Nichols PI, Cohen-Coon PI, and a PI controller tuned via trial-and-error method, is designed. Simulation and experimental investigation on an indirect field-oriented induction motor drive system proves that the proposed FO-PI controller has better speed tracking, lesser settling time, better disturbance rejection, and lower speed tracking error compared with linear IO-PI controllers. Our experimental study also validates that the FO-PI controller maximizes the torque per ampere output of the induction machine and can effectively control the motor at low speed, in field-weakening regions, and under detuned conditions.

• Journal of Power Electronics
• /
• 제16권4호
• /
• pp.1526-1540
• /
• 2016

This work mainly discusses an accurate and fast islanding detection based on fractional wavelet packet transform (FRWPT)for multibus microgrid systems. The proposed protection scheme uses combined desirable features retrieved from discrete fractional Fourier transform (FRFT) and wavelet packet transform (WPT) techniques, which provides precise time-frequency information on minute perturbation signals introduced in the system. Moreover, this study focuses on the design of decoupling control with a distributed controller based on state feedback for the efficient operation of microgrid systems that are transitioning from the grid-connected mode to the islanded mode. An IEEE 9-bus test system with inverter based distributed generation (DG) units is considered for islanding assessment and smooth operation. Finally, tracking errors are greatly reduced with stability improvement based on the proposed controller. FRWPT based islanding detection is demonstrated via a time domain simulation of the system. Simulated results show an improvement in system stability with the application of the proposed controller and accurate islanding detection based on the FRWPT technique in comparison with the results obtained by applying the wavelet transform (WT) and WPT.

• 한국전자파학회논문지
• /
• 제28권12호
• /
• pp.941-947
• /
• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 대한전자공학회논문지SD
• /
• 제45권6호
• /
• pp.60-67
• /
• 2008

본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권5호
• /
• pp.473-481
• /
• 2013

A fractional folding analog-to-digital converter (ADC) with a novel arithmetic digital encoding technique is discussed. In order to reduce the asymmetry errors of the boundary conditions for the conventional folding ADC, a structure using an odd number of folding blocks and fractional folding rate is proposed. To implement the fractional technique, a new arithmetic digital encoding technique composed of a memory and an adder is described. Further, the coding errors generated by device mismatching and other external factors are minimized, since an iterating offset self-calibration technique is adopted with a digital error correction logic. A prototype 8-bit 1GS/s ADC has been fabricated using an 1.2V 0.13 um 1-poly 6-metal CMOS process. The effective chip area is $2.1mm^2$(ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$), and the power consumption is 88 mW. The measured SNDR is 46.22 dB at the conversion rate of 1 GS/s. Both values of INL and DNL are within 1 LSB.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제7권4호
• /
• pp.267-273
• /
• 2007

A fractional-N frequency synthesizer supports quadruple bands and multiple standards for mobile broadcasting systems. A novel linearized coarse tuned VCO adopting a pseudo-exponential capacitor bank structure is proposed to cover the wide bandwidth of 65%. The proposed technique successfully reduces the variations of KVCO and per-code frequency step by 3.2 and 2.7 times, respectively. For the divider and prescaler circuits, TSPC (true single-phase clock) logic is extensively utilized for high speed operation, low power consumption, and small silicon area. Implemented in $0.18-{\mu}m$ CMOS, the PLL covers $154{\sim}303$ MHz (VHF-III), $462{\sim}911$ MHz (UHF), and $1441{\sim}1887$ MHz (L1, L2) with two VCO's while dissipating 23 mA from 1.8 V supply. The integrated phase noise is 0.598 and 0.812 degree for the integer-N and fractional-N modes, respectively, at 750 MHz output frequency. The in-band noise at 10 kHz offset is -96 dBc/Hz for the integer-N mode and degraded only by 3 dB for the fractional-N mode.

• 대한전자공학회논문지SP
• /
• 제48권1호
• /
• pp.64-70
• /
• 2011

본 논문은 H.264/AVC 비디오 코덱의 부화소 움직임 추정 연산을 효율적으로 줄일 수 있는 화소 재구성 알고리즘을 제안한다. 부화소 움직임 추정 연산은 보다 정확한 움직임 벡터를 찾을 수 있어 비디오 코덱에 널리 사용되지만, 추가적인 보간 및 탐색 연산으로 인해 부호화가의 연산량을 증가시키는 문제점이 있다. 본 논문은 화소 재구성 알고리즘을 이용한 부화소 움직임 추정기를 제안 하였다. 일반적인 부화소 움직임 추정기는 보간 시 같은 화소를 중복하여 보간한다. 이러한 중복 보간은 연산량을 증가 시키는 원인이 된다. 화소 재구성 알고리즘은 화소의 중복 보간을 제거하여 부화소 움직임 추정기의 연산량을 감소시킨다. 제안한 알고리즘은 고속 전역 부화소 탐색 알고리즘과 비교하여 보간 시 연산량이 18.1% 감소하였으며, PSNR 감소는 평균 0.067dB로 화질의 열화는 매우 미비했다. 그러므로 제안한 알고리즘은 저전력의 고효율을 요구하는 모바일 응용에 적합하다.

• 대한전자공학회논문지TC
• /
• 제42권7호
• /
• pp.35-40
• /
• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• Journal of Electrical Engineering and Technology
• /
• 제10권5호
• /
• pp.2057-2061
• /
• 2015

This paper describes analysis and experimental characterization of low speed direct drive fractional slot concentrated winding (FSCW) surface permanent magnet synchronous motor (SPMSM) with consequent pole (CP) rotor, for which studies have been recently performed. The proposed motor, which consists of 30 poles and 36 slots, is analyzed and characterized by extensive 2D finite element analysis (FEA) and together with 3D FEA for an appropriate PM overhang length design. The validity of the analysis is confirmed by the corresponding experiments which fully characterize the proposed motor with excellent agreement between the FEA and the experiments. Thermal stability is also experimentally examined to determine continuous operating points and instantaneous operating points of the proposed motor. It is highly expected that the proposed motor is applicable for low speed direct drive applications.