DOI QR코드

DOI QR Code

Design of a CMOS Frequency Synthesizer for FRS Band

UHF FRS 대역 CMOS PLL 주파수 합성기 설계

  • Lee, Jeung-Jin (Department of Information Communication Engineering, Handong University) ;
  • Kim, Young-Sik (Department of Information Communication Engineering, Handong University)
  • 이정진 (한동대학교 정보통신공학과) ;
  • 김영식 (한동대학교 정보통신공학과)
  • Received : 2017.09.22
  • Accepted : 2017.11.21
  • Published : 2017.12.29

Abstract

This paper reports a fractional-N phase-locked-loop(PLL) frequency synthesizer that is implemented in a $0.35-{\mu}m$ standard CMOS process and generates a quadrature signal for an FRS terminal. The synthesizer consists of a voltage-controlled oscillator(VCO), a charge pump(CP), loop filter(LF), a phase frequency detector(PFD), and a frequency divider. The VCO has been designed with an LC resonant circuit to provide better phase noise and power characteristics, and the CP is designed to be able to adjust the pumping current according to the PFD output. The frequency divider has been designed by a 16-divider pre-scaler and fractional-N divider based on the third delta-sigma modulator($3^{rd}$ DSM). The LF is a third-order RC filter. The measured results show that the proposed device has a dynamic frequency range of 460~510 MHz and -3.86 dBm radio-frequency output power. The phase noise of the output signal is -94.8 dBc/Hz, and the lock-in time is $300{\mu}s$.

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

Keywords

References

  1. W. F. Egan, Frequency Synthesizer by Phase Lock, Wiley Inter-science, 1999.
  2. I. R. Chmas, S. Raman, "Analysis and design of a CMOS phase-tunable injection-coupled LC quadrature VCO(PTIC-QVCO)," IEEE Journal of Solid State Circuits, vol. 44, no. 3, Mar. 2009.
  3. T. A. D. Riley, M. A. Copeland, and T. A. Kwansniewski, "Delta-sigma modulation in fractional-n frequency synthesis," IEEE Journal of Solid-State Circuits, vol. 28, no. 5, pp. 553-559, May 1993. https://doi.org/10.1109/4.229400
  4. R. J. Baker, CMOS-Circuit Design, Layout, and Simulation, 2nd Edition, Wiley Inter-science, pp. 551-561, 2008.
  5. S. Sinha, "Design of an integrated CMOS PLL frequency synthesizer," in Electrotechnical Conference, 2002. MELECON 2002. 11th Mediterranean, Cairo, May 2002, pp. 220-224.
  6. W. O. Keese, "An analysis and performance evaluation of a passive filter design techique for charge pump phase-locked loops," National Semiconductor Application Note 1001, pp. 3-4, May 1996.