• 한국전자통신학회논문지
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• 제5권1호
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• pp.17-22
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• 2010

일반적으로 카오스 회로에는 Chua's 회로, Lorenz 회로, Duffing 회로 등이 있다. 이들 카오스 회로 중에서 Chua's 회로가 전자부품을 이용하여 가장 쉽게 구성할 수 있는 회로로 알려져 있다. Chua's 회로는 일반적으로 저항성분인 R, 인턱터 성분인 L, 캐패시터 성분인 C로 구성하는 선형요소와 비선형 저항으로 구성하는 비선형 요소로 구성된다. 그러나 L 요소는 포화특성으로 인하여 시중에서 구입한 부품으로는 실제 하드웨어를 구현하기 어려운 문제점이 있다. 본 연구에서는 Chua 회로의 선형 요소인 R,L,C 성분의 요소 중에서 포화 특성을 자지고 있어 상용화된 제품으로는 제작 구현이 어려운 L 성분을 C 성분으로 대체하는 간략화한 Chua's 회로 제작 기법을 PSpice로 해석하고, 그 결과를 확인한다.

• Journal of Electrical Engineering and Technology
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• 제13권2호
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• pp.875-880
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• 2018

This paper proposes a novel combined compensation structure in the infrared receiver chip. For the infrared communication chip, the current-voltage (I-V) convert circuit is crucial and important. The circuit is composed by the transimpedance amplifier (TIA) and the combined compensation structures. The TIA converts the incited photons into photocurrent. In order to amplify the photocurrent and avoid the saturation, the TIA uses the combined compensation circuit. This novel compensation structure has the low frequency compensation and high frequency compensation circuit. The low frequency compensation circuit rejects the low frequency photocurrent in the ambient light preventing the saturation. The high frequency compensation circuit raises the high frequency input impedance preserving the sensitivity to the signal of interest. This circuit was implemented in a $0.6{\mu}m$ BiCMOS process. Simulation of the proposed circuit is carried out in the Cadence software, with the 3V power supply, it achieves a low frequency photocurrent rejection and the gain keeps 109dB ranging from 10nA to $300{\mu}A$. The test result fits the simulation and all the results exploit the validity of the circuit.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.732-741
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• 2018

여러 배터리 셀을 직렬로 연결해서 사용하는 BMS에서 사용 가능 용량을 최대화시키기 위하여 각 셀의 전압을 같도록 맞춰주는 셀 밸런싱 기술이 필요하다. 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로에서 셀 간 직접적 (direct cell-to-cell)으로 에너지를 전달하는 밸런싱 회로는 PMOS 스위치와 NMOS 스위치를 구동하기 위한 게이트 구동 칩은 PMOS 스위치와 NMOS 스위치 개수 만큼 TLP2748 포토커플러(photocoupler)와 TLP2745 포토커플러가 필요하므로 원가가 증가하고 집적도가 떨어진다. 그래서 본 논문에서는 포토커플러를 사용하여 PMOS와 NMOS 스위칭소자를 구동하는 대신 70V BCD 공정기반의 PMOS 게이트 구동회로와 NMOS 게이트 구동회로, 스위칭 시간이 개선된 PMOS 게이트 구동회로와 NMOS 게이트 구동회로를 제안하였다. 스위칭 시간이 개선된 PMOS 게이트 구동 스위치의 ${\Delta}t$는 8.9ns이고, NMOS 게이트 구동 스위치의 ${\Delta}t$는 9.9ns로 양호한 결과를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.385-388
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• 1999

A new frequency-variant equivalent circuit model of power/ground plane is presented. The equivalent circuit is modeled with grid cells. The circuit parameters of each cell were extracted by using Fasthenry. To verify the developed circuit model, its s-parameters are compared with the measured s-parameters 〔2〕 and the full-wave simulation-based s-parameters. Consequently, it is shown that our frequency-variant equivalent circuit model can accurately predict imperfect ground effects under the high frequency operation of electronic package.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.443-450
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• 2014

This paper presents a 20-Gb/s optical receiver circuit fabricated with standard 65-nm CMOS technology. Our receiver circuits are designed with consideration for parasitic inductance and capacitance due to bonding wires connecting the photodetector and the circuit realized separately. Such parasitic inductance and capacitance usually disturb the high-speed performance but, with careful circuit design, we achieve optimized wide and flat response. The receiver circuit is composed of a transimpedance amplifier (TIA) with a DC-balancing buffer, a post amplifier (PA), and an output buffer. The TIA is designed in the shunt-feedback configuration with inductive peaking. The PA is composed of a 6-stage differential amplifier having interleaved active feedback. The receiver circuit is mounted on a FR4 PCB and wire-bonded to an equivalent circuit that emulates a photodetector. The measured transimpedance gain and 3-dB bandwidth of our optical receiver circuit is 84 $dB{\Omega}$ and 12 GHz, respectively. 20-Gb/s $2^{31}-1$ electrical pseudo-random bit sequence data are successfully received with the bit-error rate less than $10^{-12}$. The receiver circuit has chip area of $0.5mm{\times}0.44mm$ and it consumes excluding the output buffer 84 mW with 1.2-V supply voltage.

• 한국정보전자통신기술학회논문지
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• 제12권3호
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• pp.312-320
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• 2019

본 논문에서는 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. eFlash 셀의 프로그램, 지우기와 읽기 동작을 만족시키는 row 구동회로(CG/SL 구동회로), write BL 구동회로( write BL 스위치 회로와 PBL 스위치 선택 회로), read BL 스위치 회로와 read BL S/A 회로와 같은 eFlash 코어회로(Core circuit)를 제안하였다. 그리고 프로그램 모드에서 9.5V와 erase 모드에서 11.5V의 VPP(Boosted Voltage) 전압을 공급하는 VPP 전압 발생기회로는 기존의 단위 전하펌프 회로로 cross-coupled NMOS 트랜지스터를 사용하는 대신 body 전압을 ground에 연결된 12V NMOS 소자인 NMOS 프리차징 트랜지스터의 게이트 노드 전압을 부스팅하는 회로를 새롭게 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN(Input Voltage) 전압으로 프리차징 시켜서 VPP 전하펌프 회로의 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 PMOS 펌핑 커패시터에 비해 펌핑전류가 크고 레이아웃 면적이 작은 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 $933.22{\mu}m{\times}925{\mu}m(=0.8632mm^2)$이다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 Proceedings of the Korea Automatic Control Conference, 11th (KACC); Pohang, Korea; 24-26 Oct. 1996
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• pp.255-258
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• 1996

This paper describes a DC voltage controller for the DC power supply which is constructed using the full-bridged MOS-FET DC-to-RF power inverter and rectifier. The full-bridged MOS-FET DC-to-RF inverter consisting of four MOSFET arrays and an output power transformer has a control function which is able to control the RF output power when the widths of the pulse voltages which are fed to four MOS-FET arrays of the fall-bridged inverter are changed using the pulse width control circuit. The power conversion efficiency of the full-bridged MOS-FET DC-to-RF power inverter was approximately 85 % when the duty cycles of the pulse voltages were changed from 30 % to 50 %. The RF output voltage from the full-bridged MOS-FET DC-to-RF inverter is fed to the rectifier circuit through the output transformer. The rectifier circuit consists of GaAs schottky diodes and filters, each of which is made of a coil and capacitors. The power conversion efficiency of the rectifier circuit was over 80 % when the duty cycles of the pulse voltages were changed from 30 % to 50 %. The output voltage of the rectifier circuit was changed from 34.7V to 37.6 V when the duty cycles of the pulse voltages were changed from 30 % to 50 %.

• 조명전기설비학회논문지
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• 제22권6호
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• pp.1-6
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• 2008

본 논문에서는 전자식 안정기의 출력이 개방 또는 단락되었을 경우에 대한 보호 회로를 설계하였다. 전자식 안정기의 출력이 개방되었을 경우 일정한 주기의 고전압이 발생하여 스위치 소자에 전압 스트레스를 가하게 된다. 또한 출력이 단락되었을 경우 과전류가 흐르게 되어 안정기 발열 및 반도체 소자의 수명 감소 등 문제가 발생하게 된다. 이를 해결하고자 TTL 소자 및 수동 소자로 구성된 보호 회로를 제안하였으며 제안된 보호 회로는 저단가 구현 및 높은 신뢰성의 장점이 있다. 제안된 보호 회로를 실제 안정기에 연결하여 상황별 실험을 통하여 유용함을 증명하였다.

• 한국전기전자재료학회논문지
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• 제25권9호
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• pp.686-691
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• 2012

In this paper, we designed a Chua's chaotic circuit using transcondcutor based nonlinear resistor. Proposed chaotic circuit consist of L, C, R and transcondcutor based Chua's diode. We performed SPICE simulation for chaotic dynamics such as time seriesform, frequency analysis and phase plane of the circuit. Chaotic dynamics of the circuit was analysed according to MOS size variation of the operational transconductance amplifier. Also, we performed SPICE circuit analysis for temperature dependance of the circuit. SPICE results showed that chaotic dynamics of the circuit varied according to the temperature variation and chaotic signals were generated in specific temperature conditions.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.183-185
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• 2002

This paper proposes the test method for the testing of a RLC parallel circuit on the electronic circuit board. This method utilizes a guarding circuit and a phase detection circuit. The guarding circuit separates electrically the tested device or circuit from printed circuit board. Phase detector estimates the phase difference from two signals, voltage and current. This method computes R. L and C value from phase difference($\theta$) and impedance value(Z) obtained by enforcing two other frequence stimulus under the guarding state.