Design of a gate driver driving active balancing circuit for BMSs.

BMS용 능동밸런싱 회로 소자 구동용 게이트 구동 칩 설계

Abstract

In order to maximize the usable capacity of a BMS (battery management system) that uses several battery cells connected in series, a cell balancing technique that equips each cell with the same voltage is needed. In the active cell balancing circuit using a multi-winding transformer, a balancing circuit that transfers energy directly to the cell (cell-to-cell) is composed of a PMOS switch and a gate driving chip for driving the NMOS switch. The TLP2748 photocoupler and the TLP2745 photocoupler are required, resulting in increased cost and reduced integration. In this paper, instead of driving PMOS and NMOS switching devices by using photocoupler, we proposed 70V BCD process based PMOS gate driving circuit, NMOS gate driving circuit, PMOS gate driving circuit and NMOS gate driving circuit with improved switching time. ${\Delta}t$ of the PMOS gate drive switch with improved switching time was 8.9 ns and ${\Delta}t$ of the NMOS gate drive switch was 9.9 ns.

여러 배터리 셀을 직렬로 연결해서 사용하는 BMS에서 사용 가능 용량을 최대화시키기 위하여 각 셀의 전압을 같도록 맞춰주는 셀 밸런싱 기술이 필요하다. 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로에서 셀 간 직접적 (direct cell-to-cell)으로 에너지를 전달하는 밸런싱 회로는 PMOS 스위치와 NMOS 스위치를 구동하기 위한 게이트 구동 칩은 PMOS 스위치와 NMOS 스위치 개수 만큼 TLP2748 포토커플러(photocoupler)와 TLP2745 포토커플러가 필요하므로 원가가 증가하고 집적도가 떨어진다. 그래서 본 논문에서는 포토커플러를 사용하여 PMOS와 NMOS 스위칭소자를 구동하는 대신 70V BCD 공정기반의 PMOS 게이트 구동회로와 NMOS 게이트 구동회로, 스위칭 시간이 개선된 PMOS 게이트 구동회로와 NMOS 게이트 구동회로를 제안하였다. 스위칭 시간이 개선된 PMOS 게이트 구동 스위치의 ${\Delta}t$는 8.9ns이고, NMOS 게이트 구동 스위치의 ${\Delta}t$는 9.9ns로 양호한 결과를 얻었다.

그림 1. 셀 밸런싱 회로[5]. Fig. 1. Cell Balancing circuit.

그림 2. 게이트 구동회로. Fig. 2. Gate driver.

그림 3. PMOS와 NMOS 구동소자를 구동하기위한 게이트 구동회로 블록도. Fig. 3. Block diagram of a gate driver for driving PMOS and NMOS switches.

그림 4. 제안된 PMOS 게이트 구동회로도. Fig. 4. Proposed PMOS gate driver.

그림 5. 제안된 NMOS 게이트 구동회로도. Fig. 5. Proposed NMOS gate driver.

그림 6. ESS 배터리 셀의 PMOS 게이트 구동 스위치 중 top에 위치한 S1의 slow 조건에서 simulation 결과. Fig. 6. Simulation result under the slow condition of S1 located at the top of PMOS gate drive switch of ESS battery cell.

그림 7. ESS 배터리 셀의 NMOS 게이트 구동 스위치 중 top에 위치한 S2의 slow 조건에서 simulation 결과. Fig. 7. Simulation result under the slow condition of S2 located at the top of NMOS gate drive switch of ESS battery cell.

그림 8. 스위칭 시간이 개선된 제안된 PMOS 게이트 구동회로도. Fig. 8. A proposed PMOS gate driver with improved switching time.

그림 9. Gate ONb 회로도. Fig. 9. Gate ONb circuit.

그림 10. 스위칭 시간이 개선된 제안된 NMOS 게이트 구동회로도. Fig. 10. A proposed NMOS gate driver with improved switching time.

그림 11. ESS 배터리 셀의 스위칭 시간이 개선된 PMOS 게이트 구동 스위치 중 상단에 위치한 S1의 slow 조건에서 모의실험 결과. Fig. 11. Simulation result in slow condition of S1 located at top of PMOS gate drive switch with improved switching time of ESS battery cell.

그림 12. ESS 배터리 셀의 Switching time이 개선된 NMOS 게이트 구동 스위치 중 top에 위치한 S2의 slow 조건에서 simulation 결과. Fig. 12. Simulation result in slow condition of S2 located at top of NMOS gate drive switch with improved switching time of ESS battery cell.

그림 13. 0.18㎛ 70V BCD 공정을 이용하여 설계된 게이트 구동 칩의 레이아웃 이미지. Fig. 13. Layout image of the designed gate driver based on a 0.18㎛ 70V BCD process.

표 1. 0.18㎛ 70V BCD 공정기반에서 MOS 스위치의 tPD simulation 결과. Table 1. tPD simulation results of MOS switches based on a 0.18㎛ 70V BCD process : (a) PMOS gate driver and (b) NMOS gate driver.

표 2. 0.18㎛ 70V BCD 공정기반에서 그림 8과 그림 10의 스위칭 시간이 개선된 회로를 이용한 MOS 스위치의 t_PD 모의실험 결과. Table 1. t_PD simulation results of MOS switches with improved switching times in Figs. 8 and 10 based on a 0.18㎛ 70V BCD process : (a) PMOS gate driver and (b) NMOS gate driver.