• 전기전자학회논문지
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• 제25권1호
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• pp.133-138
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• 2021

본 논문에서는 높은 출력 전력을 확보함과 동시에 효율을 개선시킬 수 있는 전력 증폭기 구조를 제안하였다. 전력 소모를 최소화하기 위하여 구동 증폭단은 공통-소스 구조를 적용하였으며, 높은 출력 전력 확보를 위하여 전력 증폭단은 스택 구조를 적용하였다. 제안하는 구조의 검증을 위하여 아홉 개의 금속층을 제공하는 65-nm RFCMOS 공정을 이용하여 Ku 대역 전력 증폭기를 설계하였다. 동작 주파수 14 GHz에서 16 GHz 일 때, P1dB, power-added efficiency 및 전력 이득은 각각 20 dBm 이상, 23 dB 이상 및 25% 이상으로 확인 되었다.

• 한국산학기술학회논문지
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• 제9권5호
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• pp.1193-1200
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• 2008

본 논문은 질화갈륨 전력 소자를 이용한 이동통신 시스템용 전력증폭기 모듈에 대하여 기술하고 있다. 전치증폭단, 구동증폭단, 그리고 전력증폭단을 각각 설계, 제작하여 그 성능을 측정하고, 이를 바탕으로 통합 모듈을 설계하여 5Watt급 GaN 전력증폭기 모듈을 완성하였다. 하모닉 차단과 ACP를 개선하기 위하여 출력측에 결함접지구조를 삽입하였다. 개발된 질화갈륨 전력증폭기의 성능을 측정한 결과, 2.1GHz대역에서 58dB 이상의 이득, 37bBm 이상의 출력, 50dBc 이상의 하모닉 차단, 2-tone 입력시 35dBc 이상의 IMD3 특성, 그리고 35dBc 이상의 ACP 특성을 얻었다.

• Journal of electromagnetic engineering and science
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• 제8권3호
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• pp.91-95
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• 2008

This paper presents a direct-conversion I/Q up-mixer block, which supports $3{\sim}5$ GHz ultra-wideband(UWB) applications. It consists of a VI converter, a double-balanced mixer, a RF amplifier, and a differential-to-single signal converter. To achieve wideband characteristics over $3{\sim}5$ GHz frequency range, the double-balanced mixer adopts a shunt-peaking load. The proposed RF amplifier can suppress unwanted common-mode input signals with high linearity. The proposed direct-conversion I/Q up-mixer block is implemented using $0.18-{\mu}m$ CMOS technology. The measured results for three channels show a power gain of $-2{\sim}-9$ dB with a gain flatness of 1dB, a maximum output power level of $-7{\sim}-14.5$ dBm, and a output return loss of more than - 8.8 dB. The current consumption of the fabricated chip is 25.2 mA from a 1.8 V power supply.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.353-356
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• 1996

Ultra-high-speed analog and digital ICs (integrated circuits) fur 10Gbit/sec optical communication systems have been designed, fabricated and analyzed in this research. These circuits, which are laser diode (LD) driver, pre-amplifier, automatic gain controlled (AGC) amplifier, limiting amplifier and decision circuit, have been implemented with AIGaAs/GaAs heterojunction bipolar transistors (HBTs). The optimized AIGaAs/GaAs HBTs for the 10Gbps circuits in this work showed the cutoff and maximum oscillation frequencies of 65㎓ and 53㎓, respectively. It is demonstrated in this paper that the 10Gbps optical communication system can be realized with the ICs designed and fabricated using AlGaAs/GaAs HBTs.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1559-1562
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• 2002

This paper describes a 0.13um ultra-high speed 1Mb CMOS SRAM macro with 1.7ns access time. It achieves ultra-high speed operation using two novel approaches. First, it uses process insensitive sense amplifier (Double-Equalized Sense Amplifier) which improves voltage offset by about 10 percent. Secondly, it uses new replica-based sense amplifier driver which improves bit- line evaluation time by about 10 percent compared to the conventional technique. The various memory macros can be generated automatically by using a compiler, word-bit size from 64kb to 1 Mb including repairable redundancy circuits.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.89-94
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• 2007

다양한 표준에서 사용이 가능한 송신기를 구성하기 위해서는 이에 적합한 송신기의 구조와 부품의 개발이 반드시 필요하다. 본 논문에서는 다양한 표준에서 사용이 가능한 전력 증폭기를 CMOS 0.25 um 공정을 사용하여 구현하였다. 설계된 전력 증폭기는 중간단의 정합을 바꿈으로써 0.9, 1.2, 1.75, 1.85 GHz의 주파수에서 동작하고, bonding wire를 활용하였을 때 2.4 GHz에서 동작한다. 중간단의 정합회로는 2개의 인덕터를 4개의 스위치가 제어하도록 구성되어 있다. 제안된 전력 증폭기는 낮은 전력을 요구하는 ZigBee나 Bluetooth 표준에서는 전력증폭기로 사용될 수 있고, 높은 전력을 요구하는 CDMA 표준에서는 구동증폭기로 사용이 가능하다. 설계된 전력 증폭기는 0.9 GHz에서 18.2 dB의 이득, 10.3 dBm의 출력 전력 특성을 보였으며, 1.75 GHz와 2.4 GHz에서는 10.3 dB, 18.1 dB의 이득, 5.2 dBm, 10 dBm의 출력 전력 특성을 나타내었다.

• 전기학회논문지
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• 제65권6호
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• pp.1089-1094
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• 2016

In order to establish the robust controller design technique of series wound motor driver system. This paper proposes a method of Bang-Bang controller using a series wound motor driver system under improperly variable load. A Bang-Bang controller structure is simpler than the structure of PID plus Bang-Bang controller. This paper shows that a general 8 bits microprocessor is used efficiently implementing such an algorithm. The calculation time of software is extremely small when compared with conventional PID plus Bang-Bang controller. Both nonlinear operating characteristics of digital switching elements and describing function methods are used for the analysis and synthesis. Real time implementation of Bang-Bang controller is achieved. Concept design strategy of the control and PWM waveform generation algorithms are presented in the paper.

• 한국생산제조학회지
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• 제18권5호
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• pp.455-461
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• 2009

In a scanning electron microscopy, image distortion is a critical issue and it is needed to be eliminated by some kinds of schemes. In this work, scanning frequency and scanning wave form are adjusted to have an improved image. The relationship between scan coil and its driver is investigated and appropriate frequency and wave form are suggested. It is proved that the selected frequency and wave form showed an enhanced image with less distortion, which were done by experiments. In addition, a noise elimination is addressed, providing improved image with a GROUND signal integration with the amplifier and the scan driver.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.85-90
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• 2009

This paper presents a single supply PLC SoC ASIC with a built-in analog Front-end circuit. To achieve the low power consumption along with low cost, this PLC SoC employs fully CMOS Analog Front End (AFE) and several LDO regulators (LDOs) to provide the internal power for Logic Core, DAC and Input/output Pad driver. The receiver part of the AFE consists of Pre-amplifier, Gain Amplifier and 1 bit Comparator. The transmitter part of the AFE consists of 10 bit Digital Analog Converter and Line Driver. This SoC is implemented with 0.18 ${\mu}m$ 1 Poly 5 Metal CMOS Process. The single supply voltage is 3.3 V and the internal powers are provided using LDOs. The total power consumption is below 30 mA at stand-by mode to meet the Eco-Design requirement. The die size is 3.2 $\times$ 2.8 $mm^{2}$.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1009-1014
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• 2012

본 논문은 LTE-Advanced 시스템에 적용할 수 있는 2,500 MHz~2,570 MHz 대역 0.13-${\mu}m$ CMOS RF front-end 송신기를 제안하며 I/Q 상향주파수변환기와 구동증폭기로 구성되어있다. 상향주파수변환기는 우수한 선형특성을 얻기 위해 공진회로를 부하로 사용하였으며 국부발진신호의 누설을 줄이기 위해 전류 보상회로를 사용하였다. 또한, 제안하는 구동증폭기는 높은 전류 효율과 우수한 선형특성을 확보하기 위해 Class AB 바이어스 상태로 설계되었다. 측정 결과 제안하는 RF front-end 송신기는 최대 +6 dBm의 출력 파워를 제공하며, +0 dBm 출력 시 이미지 신호 및 국부 발진 누설 신호와 40 dBc의 차이를 보인다. 제작된 칩은 1.2 V의 공급 전압으로부터 36 mA 전류를 소모한다.