• 대한전자공학회논문지
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• 제27권3호
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• pp.72-78
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• 1990

본 논문에서는 LDD 소자의 최적화의 물리적 의미를 수치 씨뮬레이션을 통해 다루었으며 관련 실험을 통하여 최적화된 LDD 구조를 해석해 보았다. 첫째, 수치해석에 의하면 최적화 조건시에 드레인 n-영역에서의 전계는 고르며 낮은 분포를 보이고 있고, 전류는 이 영역에서 넓게 퍼져 흘렀다. 아울러 이때 최적점은 모든 공정 및 전기조건을 고려하여 총체적으로 최적화하여 얻어져야함이 발견되었다. 둘째, 실험에 의하면 최적 조건의 경우 기판전류와 드레인 전류비에 의해 n-영역의 최대전계는 극소화되었다. 이때 소자의 수명은 최대가 되었으며 n-영역의 저항은 channel 저항에서 $n^+$ 접합 저항으로 유연하게 변환이 되었다.

• 한국지반공학회논문집
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• 제21권10호
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• pp.27-39
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• 2005

수평배수재가 매설된 표층 준설 매립지반의 압밀해석을 하기 위한 유한 차분해석 프로그램을 개발하였다. 프로그램의 지배방정식은 1차원 자중압밀이론을 3차원으로 전개시킨 식을 이용하여 수평배수재가 설치된 지반의 다양한 경계조건을 적용하였으며 배수재로 간극수가 침투되는 침투압효과를 고려하였다. 해석프로그램의 타당성 검증을 위해서 실내 토조압밀시험을 실시하고 시간-침하량의 측정결과와 예측결과를 비교하였다. 수평배수재의 설계조건으로 배수재 횡방향 설치간격, 설치깊이, 설치층수의 변화가 압밀에 미치는 영향을 분석하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.5-6
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• 2005

High performance SiGe heterostructure metal-oxide-semiconductor field effect transistors(MOSFETs) were fabricated using well-controlled delta-doping of boron and SiGe/Si heterostructure epitaxal layers grown by reduced pressure chemical vapor deposition. In this paper, we report 1/f noise characteristics of the SiGe MOSFETs measured under various bias conditions of the gate and drain voltages changing in linear operation regions. From the noise spectral density, we found that the gate and drain voltage dependence of the noise represented same features, as usually scaled with $f^1$. However, 1/f noise was found to be much lower in the device with boron delta-doped layer, by a factor of $10^{-1}\sim10^{-2}$ in comparion with the device fabricated without delta-doped layer. 1/f noise property of delta-doped device looks important because the device may replace bipolar transistors most commonly embedded in high-frequency oscillator circuits.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

• 대한토목학회논문집
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• 제28권2C호
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• pp.75-81
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• 2008

본 연구에서는 연약지반을 목적에 맞게 개선하기 위한 방법으로 성토하중 및 멤브레인 등이 필요치 않은 석션드레인(Suction Drain)공법의 개량기간 및 적용 석션압에 따른 개량도를 파악하고 Hardening Zone의 영향을 파악하기 위한 일련의 실내 토조 실험을 실시하였다. 실험 조건은 석션압 적용기간을 4일, 8일, 12일, 16일, 20일, 적용 석션압을 -20kPa, -40kPa, -60kPa, -80kPa로 달리하여 실험을 실시하였다. 실험결과 침하량의 경우, 적용된 석션압 및 처리기간이 증가함에 따라 개량도는 증가하는 양상을 나타냈으며, 점차적으로 수렴하는 경향이 나타났다. 또한, 함수비로 역산된 투수계수 저하비와 변형된 Hansbo의 방사형 압밀이론에 의해 수치적으로 예측된 투수계수 저하비를 비교/분석한 결과 2~3으로 가정한 결과에서 실측치와 예측치에 가장 부합되는 결과가 나타났으며, Hardening Zone은 전체 영역 25cm 중 약 7~8cm 범위에서 발생됨을 파악할 수 있었다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2000년도 가을 학술발표회 논문집
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• pp.641-648
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• 2000

The horizontal drain method by installing drains horizontally in the ground is often used to expedite the dispersion of pore water and to increase the strength of dredged soft clay under the action of gravity or vacuum. In this study a numerical analysis method is developed to predict the consolidation process of soft ground with horizontal drains. One-dimensional self-weight consolidation theory is extended tn three-dimensions] theory with appropriate boundary conditions of horizontal drains. In the condition of pore water drainage by gravity, the behavior of the dredged clay with horizontal drains is compared with that of the clay without drains. The influence of design factors of drains on consolidation process is also analyzed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 D
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• pp.1315-1317
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• 1998

We have investigated the effects of electrical stress on poly-Si TFTs with different hydrogen passivation conditions. The amounts of threshold voltage shift of hydrogen passivated poly-Si TFTs are much larger than those of as-fabricated devices both under the gate bias stressing and under the gate and drain bias stressing. Also, we have quantitatively analized the degradation phenomena using by analytical method. we have suggested that the electron trapping in the gate dielectric is the dominant degradation mechanism in only gate bias stressed poly-Si TFT while the creation of defects in the poly-Si is prevalent in gate and drain bias stressed device.

• 한국농공학회지
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• 제42권
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• pp.68-77
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• 2000

Analyses, in which load was regarded as instant load and gradual step load, respectively, were performed with data measured on a gradually loaded field, and the results were inspected to find the effect of load conditions, and the final settlements which were predicted by Hyperbolic, Tan's, Asaoka's, and Monden's methods were compared with each other. Settlement curves in which load was regarded as instant load and gradual step load being to coincide at twice the time of duration of embankment. On the ground installed vertical drain, from the results of Hyperbolic, Tan's, Asaoka's, Monden's, Curve fitting I, and Curve fitting II (simple, carrillo) methods it was concluded that Asaoka, Curve fitting I, and Curve fitting II methods are reliable for prediction final settlement with back analysis.

• 대한전자공학회논문지
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• 제27권7호
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• pp.1033-1041
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• 1990

In this paper, under pinch-off conditions, the gate-drain breakdown voltage characteristics of GaAs Power MESFET's as a function of device parameters such as channel thickness, doping concentration, gate length etc. are analyzed. Using the Green's function, the gate ionic charge induced by the depleted channel ionic charge is calculated. The impact ionization integral by avalanche multiplication between gate and drain is used to investigate breakdown phenomena. Especially, the localized excess surface charge effect as well as the uniform surface charge effect on breakdown voltage is considered.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권5호
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• pp.367-372
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• 1999

We have investigated the effects of electrical stress on poly-Si TFTs with different hydrogen passivation conditions. The amounts of threshod voltage shift of hydrogen passivated poly-Si TFTs are much larger than those of as-fabricated devices both under the gate only and the gate and drain bias stressing. Also, we have quantitatively analyzed the degradation phenomena by analytical method. We have suggested that the electron trapping in the gate dielectric is the dominant degradation mechanism in only gate bias stressed poly-Si TFT while the creation of defects in the channel region and $poly-Si/SiO_2$ interface is prevalent in gate and drain bias stressed device.