• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.278-285
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• 2012

A digital readout IC for capacitive sensors is presented. Digital capacitance readout circuits suffer from static capacitance of sensors, especially single-ended sensors, and require large passive elements to cancel such DC offset signal. For this reason, to maximize a dynamic range with a small die area, the proposed circuit features digital filters having a coarse and fine compensation steps. Moreover, by employing switched-capacitor circuit for the front-end, correlated double sampling (CDS) technique can be adopted to minimize low-frequency device noise. The proposed circuit targeted 8-kHz signal bandwidth and oversampling ratio (OSR) of 64, thus a $3^{rd}$-order ${\Delta}{\Sigma}$ modulator operating at 1 MH was used for pulse-density-modulated (PDM) output. The proposed IC was designed in a 0.18-${\mu}m$ CMOS mixed-mode process, and occupied $0.86{\times}1.33mm^2$. The measurement results shows suppressed DC power under about -30 dBFS with minimized device flicker noise.

• Journal of Information Processing Systems
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• 제15권2호
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• pp.261-270
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• 2019

In order to protect secret digital documents against vulnerabilities while communicating, steganography algorithms are applied. It protects a digital file from unauthorized access by hiding the entire content. Pixel-value-difference being a method from spatial domain steganography utilizes the difference gap between neighbor pixels to fulfill the same. The proposed approach is a block-wise embedding process where blocks of variable size are chosen from the cover image, therefore, a stream of secret digital contents is hidden. Least significant bit (LSB) substitution method is applied as an adaptive mechanism and optimal pixel adjustment process (OPAP) is used to minimize the error rate. The proposed application succeeds to maintain good hiding capacity and better signal-to-noise ratio when compared against other existing methods. Any means of digital communication specially e-Governance applications could be highly benefited from this approach.

• 한국전자파학회논문지
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• 제27권3호
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• pp.239-245
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• 2016

고해상도 영상 획득을 위해 데이터량과 처리시간에 대한 이점으로 인해 deramping 기법을 많이 적용한다. 그러나 ADC를 통해 디지털 신호로 변환하는 과정에서 시스템 구동 신호에 의한 원하지 않는 잡음 톤(spurious signal, noise-tone)이 들어올 수 있다. 이 경우, 영상에 직접적이고 심각한 품질 저하가 발생하게 된다. 이를 해결하기 위해서는 deramped SAR에서 발생 가능한 잡음 톤에 대한 특성 분석을 통해 불필요한 신호를 적절히 선택하고 또한, 신호 특성을 반영하여 원시데이터 상에서 잡음 신호를 효과적으로 제거해야 한다. 본 논문에서는 잡음 톤에 대한 원인 및 특성 분석을 바탕으로 원시데이터 상에서 잡음 톤을 효율적으로 제거하는 방법을 제안하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.243-246
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• 2003

In this paper, we propose a new digital audio watermarking technique with the wavelet transform. The watermark is embedded by eliminating unnecessary information of audio signal based on human auditory system (HAS). This algorithm is an audio watermarking method, which does not require any original audio information in watermark extraction process. In this paper, the masking effect is used for audio watermarking, that is, post-tempera] masking effect. We construct the window with the synchronization signal and we extract the best frame in the window by using the zero-crossing rate (ZCR) and the energy of the audio signal. The watermark may be extracted by using the correlation of the watermark signal and the portion of the frame. Experimental results show good robustness against MPEG1-layer3 compression and other common signal processing manipulations. All the attacks are made after the D/A/D conversion.

• 한국통신학회논문지
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• 제31권9C호
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• pp.905-913
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• 2006

펄스 방식(Impulse radio)의 초광대역(Ultra-Wideband) 시스템의 타이밍 동기과정에서 획득/추적 과정이 이상적으로 수행되더라도 잔여 타이밍 오차는 존재하게 된다. 이러한 잔여 타이밍 오차는 시스템의 성능에 큰 영향을 미치게 된다. 본 논문에서는 상관 검출 수신기에서 미세 타이밍 오차를 보상하기 위해 보조신호(Reference signal)를 이용한 디지털 위상고정 루프(Digital Phase-Locked Loop)를 제시한다. 우선, 미세 타이밍 오차에 의한 비트에러률(Bit Error Rate:BER)의 성능 열화를 고찰한 후, 타이밍 추적기를 사용함으로써 타이밍 오차가 보상되는 과정과 보상 후 BER 성능을 제시한다. 그리고 타이밍 검출기는 보조신호와 수신신호간의 상관을 이용하는 방식이 제안되었으며 샘플링 주기는 프레임 단위로 이루어지도록 설계되었다. 또한, 본 논문은 성능비교를 위해 여러 종류의 가우시안 모노사이클 펄스에 대해 성능 평가를 수행한다.

• Transactions on Electrical and Electronic Materials
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• 제11권1호
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• pp.20-23
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• 2010

The analog front end (AFE) of a radio frequency identification transponder using the ISO 14443 type A standard with a 100% amplitude shift keying (ASK) modulation is proposed in this paper and verified by circuit simulations and measurements. This AFE circuit, using a 13.56 MHz carrier frequency, consists of a rectifier, a modulator, a demodulator, a regulator, a power on reset, and a dynamically enabled digital phase locked loop (DPLL). The DPLL, with a charge pump enable circuit, was used to recover the clock of a 100% modulated ASK signal during the pause period. A high voltage lateral double diffused metal-oxide semiconductor transistor was used to protect the rectifier and the clock recovery circuit from high voltages. The proposed AFE was fabricated using the $0.18\;{\mu}m$ standard CMOS process, with an AFE core size of $350\;{\mu}m\;{\times}\;230\;{\mu}m$. The measurement results show that the DPLL, using a demodulator output signal, generates a constant 1.695 MHz clock during the pause period of the 100% ASK signal.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.55-60
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• 2011

그동안 신경망칩의 설계에는 주로 아날로그 Maximum Selector (MS) 회로를 사용하였다. 그러나 집적도가 높아질수록 아날로그 MS회로는 신호의 해상도(Resolution)을 높이는데 어려움이 있다. 반면 디지털 MS 회로는 높은 해상도를 얻기는 쉬우나 속도가 느린 단점이 있었다. 본 논문에서는 신경망칩의 디지털화에 사용하기 위한 MSIT(Maximum Selector with Internal Trigger-Signal) 라는 고속의 디지털 MS회로를 개발하였다. MSIT는 제어신호 발생기를 내장하여 안정적인 동작을 확보하고, 불필요한 대기시간을 없애도록 이를 최적화 함으로써 높은 속도를 얻을 수 있다. 1.2V-$0.13{\mu}m$ 프로세스의 모델파라메터를 사용하여 32 개의 10 비트 데이터에 대하여 시뮬레이션을 수행한 결과 3.4ns의 응답시간을 얻을 수 있었다. 이는 동급의 해상도를 갖는 아날로그 MS회로 보다 훨씬 빠른 속도로써, MSIT와 같은 디지털 MS 회로가 아날로그 MS회로에 비하여 높은 해상도와 빠른 속도를 구현할 수 있음을 보여준다.

• 한국인터넷방송통신학회논문지
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• 제21권6호
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• pp.49-55
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• 2021

최근 소형 추적 레이더는 다양한 환경에서 표적을 획득하고, 추적하여 한 번의 타격으로 표적의 시스템을 무능화 시킬 수 있는 높은 거리해상도를 갖는 소형 밀리미터파 추적 레이더 개발을 요구한다. 높은 거리해상도를 갖는 소형 밀리미터파 추적 레이더는 넓은 대역폭의 신호를 실시간으로 처리하고, 소형 추적 레이더의 성능 요구 조건을 충족할 수 있는 신호처리기의 구현이 필요하다. 본 논문에서는 소형 밀리미터파 추적 레이더의 신호처리기 역할과 기능을 수행할 수 있는 신호처리기를 설계하였다. 소형 밀리미터파 추적 레이더를 위한 신호처리기는 8채널에서 입력되는 OOOMHz의 중심주파수와 OOOMHz 대역폭의 신호를 실시간으로 처리하기를 요구한다. 신호처리기의 요구사항을 만족하기 위해 고성능 프로세서 및 ADC (Analog-to-digital converter) 적용과 FPGA (Field Programmable Gate Array)를 활용한 DDC (Digital Down Converter), FFT (Fast Fourier Transform) 등의 전처리 연산을 적용하여 신호처리기를 설계하였다. 마지막으로 소형 밀리미터파 추적 레이더를 위한 신호처리기의 성능시험을 통하여 구현한 신호처리기를 검증하였다.

• 정보와 통신
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• 제9권9호
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• pp.72-85
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• 1992

다수의 처리 장치가 실시간 실현에 필수적이라는 것이 많은 디지털 신호처리를 일정한 시간 내에 하기 위한 요구 조건이다. VLSI 기술이 발전함으로 많은 기능 장치로 구성된 컴퓨터 시스템을 설계하고, 실현하는 것이 가능하게 되었다. 일정한 시간내에 높은 처리 능력을 갖음으로서 디지털 신호처리에 응용할 수 있는 VLSI 구조를 연구하는데 데이터 통신의 요구량과 계산의 복잡성을 최소화 할 수 있는 알고리듬의 개발이 요구된다. 이 문제를 해결하는 방법으로 DLSI 시스템이나 적응 시스템을 모델로 하는 효과적인 알고리듬을 조사하고 , 이 알고리듬을 실현할 수 있는 VLSI구조와 연관된 멀티 프로세서 시스템을 개발하는데 본 연구의 목적이 있다. 본 연구에서는 실시간 2차원 신호처리를 할 수 있는 새로운 VLSI 구조를 제안했다. 이 VLSI 구조는 칩 내부에서 단일 처리 장치가 갖는 개념을 다수의 처리 장치를 사용하는 경우로 확장하였다. 이 VLSI 구조는 입력 데이타의 크기가 증가함에 따라서 복잡성과 입력당 계산의 수가 증가하지 않는다는 장점을 갖기 때문에 매우 큰 2차원 데이타를 실시간에 처리할 수 있다.