• 한국전기전자재료학회논문지
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• 제17권6호
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• pp.586-591
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• 2004

We studied the dependence of hot-tarrier-induced degradation characteristics on nitrogen concentration in NO(Nitrided-Oxide) gate of nMOS, under ac and dc stresses. The $\Delta$V$_{t}$ and $\Delta$G$_{m}$ dependence of nitrogen concentration were observed, We observed that device degradation was suppressed significantly when the nitrogen concentration in the gate was increased. Compared to $N_2$O oxynitride, NO oxynitride gate devices show a smaller sensitivity to ac stress frequency. Results suggest that the improved at-hot carrier immunity of the device with NO gate may be due to the significantly suppressed interface state generation and neutral trap generation during stress.ess.

• 전자공학회논문지D
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• 제36D권7호
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• pp.34-41
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• 1999

본 논문에서는 기억소자 주변회로인 정적 입력버퍼와 동적 입력버퍼 그리고 감지 증폭기 회로에서 hot carrier 효과로 인한 회로성능 저하를 측정 분석하였다, 회로 설계 및 공정은 $0.8 {\mu}m$ 표준 CMOS 공정을 이용하였다. 분석방법은 회로의 성능저하에 가장 큰 영향을 주는 소자를 spice 시뮬레이션으로 예견한 후 소자열화와 회로성능 저하 사이의 상관관계를 구하는 것이다. 정적 입력버퍼의 회로성능 저하 결과로부터 MMOS 소자의 Gm 변화로 인하여 trip point가 증가한 것을 볼 수 있었다. 동적 입력 버퍼에서는 NMOS 소자의 Gm 변화로 인하여 전달지연시간을 볼 수 있었다. 그리고 감지증폭기 회로에서는 hot carrier 효과로 인하여 감지전압의 증가와 half-Vcc 전압의 감소를 확인할 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.183-187
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• 2004

The most significant degradation problem of PLED has been described and new buffer layer material aimed for use as HTL in PLED to solve this issue has been studied. This approach has enabled the increase of the green device efficiency (${\sim}$2x) and lifetime (${\sim}$5-6x).

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.326-329
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• 2009

We investigated the degradation of $In_2O_3-Ga_2O_3$-ZnO (IGZO) thin-film transistors (TFTs), which is promising device for driving circuits of nextgeneration displays. We performed the electronic stress test by applying gate and drain voltage. We discussed the degradation mechanism by thermal analysis and device simulation.

• 전자공학회논문지A
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• 제29A권7호
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• pp.82-88
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• 1992

This paper presents one of the first comprehensive studies of how hot electron degradation impacts the input offset voltage of a CMOS differential amplifiers. This study utilizes the concept of a virtual source-coupled MOSFET pair in order to evaluate offset voltaged egradation directly from individual device measurement. Next, analytical models are developed to describe the offset voltage degradation. These models are used to examine how hot electron induced offset voltage is affected with the device parameters.

• Transactions on Electrical and Electronic Materials
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• 제13권4호
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• pp.188-191
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• 2012

This paper introduces a new method regarding deuterium incorporation in the gate dielectric including deuterium implantation and post-annealing at the back-end-of-the process line. The control device and the deuterium furnace-annealed device were also prepared for comparison with the implanted device. It was observed that deuterium implantation at a light dose of $1{\times}10^{12}-1{\times}10^{14}/cm^2$ at 30 keV reduced hot-carrier injection (HCI) degradation and negative bias temperature instability (NBTI) within our device structure due to the reduction in oxide charge and interface trap. Deuterium implantation provides a possible solution to enhance the bulk and interface reliabilities of the gate oxide under the electrical stress.

• 한국정보통신학회논문지
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• 제13권2호
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• pp.348-354
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• 2009

본 논문은 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의해서 드레인 전류, 문턱 전압, 문턱 전압아래 기울기, 게이트유기 드레인 누설(GIDL) 전류가 변화하는 열화특성을 측정하고 분석하였다. 스트레스 시간, 온도와 전계 의존에 연관된 열화 크기는 실리콘/산화막 계면에서 계면 트랩 생성에 좌우된다는 것으로 나타났다. 문턱 전압의 변화와 문턱 전압아래 기울기 사이에 상관관계로부터, 소자 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자 정공쌍의 생성이 GIDL 전류의 증가를 가져온다. 그러므로 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 GIDL 전류 증가를 고려하여 야만 한다. 또한, 신뢰성 특성과 dc 소자 성능을 동시에 고려함이 초고집적 CMOSFET의 스트레스 공학기술에서 상당히 필수불가결하다.

• 한국통신학회논문지
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• 제35권1A호
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• pp.80-86
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• 2010

본 논문은 게이트 채널 길이 0.13 [${\mu}m$]의 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의한 게이트유기 드레인 누설(GIDL) 전류를 측정 분석하였다. NBTI 스트레스에 의한 문턱전압의 변화와 문턱전압아래 기울기와 드레인 전류 사이에 상관관계로부터, 소자의 특성 변화의 결과로 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 전류의 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자-정공 쌍의 생성이 GIDL 전류의 증가의 결과를 도출하였다. 이런 결과로 부터, 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 증가된 GIDL 전류를 고려해야만 한다. 또한, 동시에 신뢰성 특성과 직류 소자 성능의 고려가 나노 크기의 CMOS 통신회로 설계의 스트레스 파라미터들에서 반드시 있어야 한다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.21-29
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• 2004

본 논문에서는 Dual oxide를 갖는 Nano-scale CMOSFET에서 각 소자의 Hot carrier 특성을 분석하여 두 가지 중요한 결과를 나타내었다. 하나는 NMOSFET Thin/Thick인 경우 CHC stress 보다는 DAHC stress에 의한 소자 열화가 지배적이고, Hot electron이 중요하게 영향을 미치고 있는 반면에, PMOSFET에서는 특히 Hot hole에 의한 영향이 주로 나타나고 있다는 것이다. 다른 하나는, Thick MOSFET인 경우 여전히 NMOSFET의 수명이 PMOSFET의 수명에 비해 작지만, Thin MOSFET에서는 오히려 PMOSFET의 수명이 NMOSFET보다 작다는 것이다. 이러한 분석결과는 Charge pumping current 측정을 통해 간접적으로 확인하였다. 따라서 Nano-scale CMOSFET에서의 NMOSFET보다는 PMOSFET에 대한 Hot camel lifetime 감소에 관심을 기울여야 하며, Hot hole에 대한 연구가 진행되어야 한다고 할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.719-722
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• 2003

This work investigates the device degradation p-channel PD SOI devices at various applied voltages as well as stress temperatures with respect to Body-Contact SOI (BC-SOI) and Floating-Body SOI (FB-SOI) MOSFETs. It is observed that the drain current degradation at the gate voltage of the maximum gate current is more significant in FB-SOI devices than in BC-SOI devices. For a stress at the gate voltage of the maximum gate current and elevated temperature, it is worth noting that the $V_{PT}$ Will be decreased by the amount of the HEIP plus the temperature effects. For a stress at $V_{GS}$ = $V_{DS}$ . the drain current decreases moderately with stress time at room temperature but it decreases significantly at the elevated temperature due to the negative bias temperature instability.