• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.123-124
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• 2008

본 논문에서 설계한 온도센서는 $0.l8{\mu}m$ CMOS 공정으로 $-55^{\circ}C{\sim}125^{\circ}C$의 온도 범위에서 ${\pm}0.1^{\circ}C$의 정확도를 갖는다. 이 센서는 parasitic PNP 트랜지스터로 온도 변화에 따른 전압을 추출하고 시그마-델타 변조기를 이용하여 디지털 온도 값을 얻기 위한 비트스트림을 생성한다. 또한, 이상적이지 않은 요소로 인해 발생할 수 있는 에러를 $0.01^{\circ}C$ 레벨로 감소시키기 위해 DEM(Dynamic Element Matching)과 2차 시그마-델타 변조기를 이용하였고, Bandgap Reference 회로로 온도 변화에 상관없이 일정한 bias 전압을 생성한다. 설계된 온도센서의 면적은 PAD를 포함하여 $0.98mm{\times}0.92mm$이고, 1.8V 단일 전원에서 동작한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.388-390
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• 2006

This paper presents a hybrid SoC design for phase detection of single tone signal. The designed hybrid SoC is composed of three functional blocks, i.e., an analog to digital converter module, a phase detection module and a controller module. A design of the controller module is based on a 16-bit RISC architecture. An I/O interface and an LCD control interface for transmission and display of phase measurement values are included in the design of the controller module. A design of the phase detector is based on a recursive sliding-DFT. The recursive architecture effectively reduces the gate numbers required in the implementation of the module. The ADC module includes a single-bit second-order sigma-delta modulator and a digital decimation filter. The decimation filter is designed to give 98dB of SNR for the ADC. The effective resolution of the ADC is enhanced to 98dB of SNR by the incorporation of a pre FIR filter, a 2-stage cascaded integrator- comb(CIC) filter and a 30-tab FIR filter in the decimation. The hybrid SoC is verified in FPGA and implemented in 0.35 CMOS Technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1312-1315
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• 2002

This research describes the design of a fully integrated fractional-N frequency synthesizer intended for the local oscillator in IMT-2000 system using 0.18-$\mu\textrm{m}$ CMOS technology and 1.8-V single power supply. The designed fractional-N synthesizer contains following components. Modified charge pump uses active cascode transistors to achieve the high output impedance. A multi-modulus prescaler has modified ECL-like D flip-flop with additional diode-connected transistors for short transient time and high frequency operation. And phase-frequency detector, integrated passive loop filter, LC-tuned VCO having a tuning range from 1.584 to 2.4 ㎓ at 1.8-V power supply, and higher-order sigma-delta modulator are contained. Finally, designed frequency synthesizer provides 5 ㎒ channel spacing with -122.6 dBc/Hz at 1 ㎒ in the WCDMA band and total output power is 28 mW.

• 대한전자공학회논문지SD
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• 제42권10호
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• pp.39-46
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• 2005

휴대용 전자제품의 증가에 따라 배터리의 사용 시간을 증가시키기 위한 파워메니지먼트 회로의 설계는 매우 중요해 지고 있다. 이에 따라 switching power supply, 특히 DC-DC 변환기의 필요성은 더욱 커지고 있다. 기존 DC-DC 변환기용 컨트롤로 칩들은 순수한 아날로그 방식으로 설계되어 왔었다. 본 논문에서는 아날로그 방식의 단점을 극복하기 위한 디지털방식 컨트롤러 칩의 제작 및 측정된 연구 결과를 소개한다. 디지털 컨트롤러의 장점으로는 설계시간이 빠르고, 설계 변경을 쉽게 할수 있다는 점이다. 그러나 DC-DC 컨버터의 최종 출력 전압은 아날로그 전압이기 때문에, 아날로그를 디지털로 변환해 주는 장치가 디지털 컨트롤러에는 필수적이다. 본 논문에서는 기존의 flash 방식의 데이터 변환기 대신에 회로설계가 단순화된 델타시그마 모듈레이션을 사용하여 아날로그 신호를 디지털 신호로 변환하였다. 개발된 CMOS 컨트롤로 칩은 테스트 보드 측정을 통하여 성공적인 동작이 검증되었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.74-80
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• 2009

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 $2{\sim}6GHz$의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도륵 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 $0.18{\mu}m$ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 $0.92mm^2$의 칩 면적을 차지하며, 1.8V 전원에서 36mW 이하의 전력을 소모한다. PLL은 $8{\mu}s$보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1MHz 오프셋에서 -110dBc/Hz보다 작다.

• 한국전자파학회논문지
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• 제26권3호
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• pp.292-299
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• 2015

본 논문에서는 3-레벨 인코딩 기법을 적용하여 시스템의 효율과 선형성을 개선할 수 있는 새로운 구조의 EER 송신기를 제안하였다. 제안된 송신기는 첨두 전력 대 평균 전력비에 상관없이 동일한 크기의 신호만을 증폭하고, 채널대역 내의 양자화 노이즈를 감소시켜 높은 효율을 얻을 수 있으며, 포락선 신호와 위상 신호 간 시간 부정합 특성을 개선하여 높은 선형성을 가질 수 있도록 하였다. 130 nm CMOS 공정으로 제작된 송신기 칩은 8.5 dB의 첨두 전력 대 평균전력비를 갖는 LTE 20 MHz 신호에 대해 2.13 GHz의 반송주파수에서 3.7 %의 오류 벡터 크기와 37.5 dBc의 인접 채널 누설비 특성을 보인다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.272-281
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• 2013

This paper presents low power frequency shift keying (FSK) transmitter using all digital PLL (ADPLL) for smart utility network (SUN). In order to operate at low-power and to integrate a small die area, the ADPLL is adopted in transmitter. The phase noise of the ADPLL is improved by using a fine resolution time to digital converter (TDC) and digitally controlled oscillator (DCO). The FSK transmitter is implemented in $0.18{\mu}m$ 1-poly 6-metal CMOS technology. The die area of the transmitter including ADPLL is $3.5mm^2$. The power consumption of the ADPLL is 12.43 mW. And, the power consumptions of the transmitter are 35.36 mW and 65.57 mW when the output power levels are -1.6 dBm and +12 dBm, respectively. Both of them are supplied by 1.8 V voltage source. The frequency resolution of the TDC is 2.7 ps. The effective DCO frequency resolution with the differential MOS varactor and sigma-delta modulator is 2.5 Hz. The phase noise of the ADPLL output at 1.8 GHz is -121.17 dBc/Hz with a 1 MHz offset.