• 대한전자공학회논문지SD
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• 제42권8호
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• pp.43-52
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• 2005

프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는 TSPC D-플립플롭을 제안하였다. 제안된 D-플립플롭을 프리스케일러에 적용시켜 검증한 결과 3.3V에서의 최대동작주파수는 2.92GHz, 소비전력은 10.61mw로 기존의 회로$^[6]$와 비교하였을 때 PDP(Power-Delay-Product) 측면에서 $45.4\%$의 개선된 결과를 얻었다.

• 전자공학회논문지
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• 제52권6호
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• pp.50-56
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• 2015

본 논문에서는 모바일 응용에 적합한 고효율의 빠른 응답 특성을 가지는 히스테리틱 벅 변환기를 제안한다. 기존 히스테리틱 변환기의 문제점인 큰 출력 전압 리플과 작은 용량의 전력 인덕터 사용의 어려움을 삼각파 신호 발생기를 통해 해결하였다. 그리고 부하 전류에 따라 가변하는 스위칭 주파수를 PLL(Phase Locked Loop)구조를 사용하여 일정하게 함으로써 주변 IC에 미치는 EMI(Electro Magnetic Interference)잡음을 최소화 하였다. 이 회로는 BCDMOS 0.35um 2-poly 4-metal 공정으로 제작되었으며, 측정 결과 입력전압 3.7V, 출력전압 1.2V 부하 전류 50~500mA 범위에서 20mV 이하의 출력 전압 리플을 나타내며 170mA 이상의 부하 전류를 구동하는 경우 2MHz의 고정된 스위칭 주파수에서 동작하였다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1032-1041
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• 2007

위성 기반 측위 시스템은 (global navigation satellite system, GNSS) 위치 기반 기술의 핵심 기술로서, 통신 물리계층으로 직접수열 확산대역 (direct sequence spread spectrum, DS/SS) 시스템을 사용한다. DS/SS 시스템의 성능은 송수신기에서 사용하는 확산 부호의 정확한 동기에 따라 크게 좌우된다. 본 논문은 DS/SS 시스템의 동기기법 가운데 부호 추적 기법에 초점을 맞춘다. 가장 널리 알려진 부호 추적 기법은 이른-늦은 판별기를 사용하는 EL-DLL이다 (delay lock loop with early minus late discriminator). 이상적인 환경에서 EL-DLL은 최적 부호 추정기이다. 그러나 대역 제한된 다중경로 환경에서 EL-DLL은 추적을 통해 정확한 동기시점을 결정한 후에도 여전히 추적편이가 남게 된다. 본 논문에서는 대역 제한된 다중경로 환경에서 EL-DLL의 추적편이 특성 분석을 위해 상관 값이 나타나는 영역을 이른 상관시간 옵셋 영역과 (advanced offset range, AOR) 늦은 상관시간 옵셋 영역으로 (delayed offset range, DOR) 나누어 분석하였다. 분석 결과 대역 제한된 다중경로 환경에서 EL-DLL의 추적편이는 정확한 동기시점을 기준으로 AOR과 DOR에서 상관 값의 대칭성이 왜곡되어 발생하는 제 1형 추적편이와 최고 상관 값이 나타나는 시점이 정확한 동기시점에서 벗어나서 발생하는 제 2형 추적편이로 구별할 수 있으며, 이 가운데 제 2형 추적편이가 추적편이의 대부분을 차지함을 보였다. 또한 AOR과 DOR에서 상관 값 추이 분석을 통해 AOR에서의 상관 값이 DOR에서의 상관 값에 비해 다중경로신호에 의해 덜 왜곡되는 특성을 보였으며, 이를 바탕으로 대역 제한된 GNSS에 적합한 새로운 부호 추적편이 완화 기법을 제안하였다. 제안한 기법은 대역 제한된 다중경로 환경에서 EL-DLL에 비해 정확한 추적이 가능함을 보였다.

• 한국통신학회논문지
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• 제33권6C호
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• pp.505-511
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• 2008

위성 항법 시스템은 (global navigation satellite system, GNSS) 통신 물리계층으로 직접 수열 확산 대역 (direct sequence/spread spectrum, DS/SS) 시스템을 사용하고 있다. DS/SS 시스템은 확산된 정보를 복원하기 위해 한 칩 (chip) 또는 그 이하로 동기를 맞추는 획득 단계와 정확한 동기를 결정하고 유지하는 추적 단계를 수행한다. 가장 널리 알려진 추적 기법은 상관 값의 대칭성을 이용해 부호를 추적하는 $\Delta$-DLL이다 (single delta delay lock loop). 여기서, $\Delta$는 이른-늦은 상관 값의 상관 시간 옵셋 간격을 뜻한다. $\Delta$-DLL은 이상적인 환경에서 최적 부호 추적 기법이다. 그러나 이 기법은 다중경로 환경에서 상관 함수의 대칭성이 깨짐으로 인해 판별기 출력이 비대칭으로 나타나기 때문에 큰 추적 편이를 갖는다. 추적 편이는 정착한 동기 시점과 추적이 완료되어 결정한 동기 시점의 차이를 의미한다. 이러한 추적 편이를 감소시키기 위한 기법으로 작은 $\Delta$를 사용한 $\Delta$-DLL과 두 개의 $\Delta$-DLL을 조합한 ${\Delta}^{(2)}$-DLL이 (double delta DLL) 제안되었다. 그러나 두 기법 모두 여전히 추적 편이가 존재하며, 작은 $\Delta$를 사용하기 때문에 추적 단계의 동적 영역이 줄어들어 정확한 획득 단계가 요구되는 단점을 갖고 있다. 본 논문에서는 추적 편이를 효과적으로 줄이면서도 정확한 획득 단계가 요구되지 않는 상관 값의 최대 기울기 변화에 기반한 추적 편이 감소 기법을 제안한다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.