• Journal of Power Electronics
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• 제14권6호
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• pp.1119-1129
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• 2014

This study proposes a novel five-level three-phase hybrid-clamped converter composed of only six switches and one flying capacitor (FC) per phase. The capacitor-voltage-drift phenomenon of the converter under the classical sinusoidal pulse width modulation (SPWM) strategy is comprehensively analyzed. The average current, which flows into the FC, is a function of power factor and modulation index and does not remain at zero. Thus, a specific modulation strategy based on space vector modulation (SVM) is developed to balance the voltage of DC-link and FCs by injecting a common-mode voltage. This strategy applies the five-segment method to synthesize the voltage vector, such that switching losses are reduced while optional vector sequences are increased. The best vector sequence is then selected on the basis of the minimized cost function to suppress the divergence of the capacitor voltage. This study further proposes a startup method that charges the DC-link and FCs without any additional circuits. Simulation and experimental results verify the validity of the proposed converter, modulation strategy, and precharge method.

• ETRI Journal
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• 제30권4호
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• pp.526-534
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• 2008

This paper presents a fully integrated 0.13 ${\mu}m$ CMOS MB-OFDM UWB transmitter chain (mode 1). The proposed transmitter consists of a low-pass filter, a variable gain amplifier, a voltage-to-current converter, an I/Q up-mixer, a differential-to-single-ended converter, a driver amplifier, and a transmit/receive (T/R) switch. The proposed T/R switch shows an insertion loss of less than 1.5 dB and a Tx/Rx port isolation of more than 27 dB over a 3 GHz to 5 GHz frequency range. All RF/analog circuits have been designed to achieve high linearity and wide bandwidth. The proposed transmitter is implemented using IBM 0.13 ${\mu}m$ CMOS technology. The fabricated transmitter shows a -3 dB bandwidth of 550 MHz at each sub-band center frequency with gain flatness less than 1.5 dB. It also shows a power gain of 0.5 dB, a maximum output power level of 0 dBm, and output IP3 of +9.3 dBm. It consumes a total of 54 mA from a 1.5 V supply.

• 반도체디스플레이기술학회지
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• 제7권2호
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• pp.23-27
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• 2008

Recently, regulation for THD (Total Harmonic Distortion) such as IEC 61000-3-2, IEEE 519 is being reinforced about a product which directly connects to AC line in order to prevent distortion of common power source in electronic equipment and electrical machinery. In order to satisfy these regulations, conventional circuits were used two-stage structure attached power factor correction circuit at ahead of converter but this method complicate the circuit and then a number of element increases thereupon the cost of production rises. in this paper, we propose a high efficiency single-stage 300W PFC fly-back converter that improved power factor and efficiency than conventional two-stage power module.

• 전력전자학회논문지
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• 제11권6호
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• pp.494-501
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• 2006

본 논문에서는 TERES(TEchnology of REciprocal Sustainer)회로와 같은 유지구동전압 저감형 구동회로의 성능을 개선하기 위해 새로운 AC PDP용 에너지 회수회로를 제안하였다. TERES회로에서는 유지구동전압이 일반적인 AC PDP용 구동회로의 절반이지만 에너지 회수회로가 없다. 제안한 회로에서는 에너지 회수회로를 설치하여 효율을 높이고 ZVS 또는 ZCS의 구현으로 스위칭소자의 손실을 줄인다. 에너지 회수회로가 추가되었음에도 불구하고 제안한 회로의 능동스위칭 소자 수가 TERES회로와 동일하다. 제안한 회로의 동작을 모드별로 해석하였으며 시뮬레이션과 실험을 통하여 유용성을 입증하였다.

• ETRI Journal
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• 제42권6호
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• pp.943-950
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• 2020

We propose 8.2-GHz band radar RFICs for an 8 × 8 phased-array frequency-modulated continuous-wave receiver developed using 65-nm CMOS technology. This receiver panel is constructed using a multichip solution comprising fabricated 2 × 2 low-noise amplifier phase-shifter (LNA-PS) chips and a 4ch RX front-end chip. The LNA-PS chip has a novel phase-shifter circuit for low-voltage operation, novel active single-to-differential/differential-to-single circuits, and a current-mode combiner to utilize a small area. The LNA-PS chip shows a power gain range of 5 dB to 20 dB per channel with gain control and a single-channel NF of 6.4 dB at maximum gain. The measured result of the chip shows 6-bit phase states with a 0.35° RMS phase error. The input P1 dB of the chip is approximately -27.5 dBm at high gain and is enough to cover the highest input power from the TX-to-RX leakage in the radar system. The gain range of the 4ch RX front-end chip is 9 dB to 30 dB per channel. The LNA-PS chip consumes 82 mA, and the 4ch RX front-end chip consumes 97 mA from a 1.2 V supply voltage. The chip sizes of the 2 × 2 LNA-PS and the 4ch RX front end are 2.39 mm × 1.3 mm and 2.42 mm × 1.62 mm, respectively.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.71-76
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• 2017

열 소결 공정 중 소결 온도와 시간을 다르게 하여 제작된 은 인쇄회로의 전기적 거동과 유연성을 분석하였다. 은 인쇄회로의 비저항값과 고주파 전송 특성을 4-포인트 프로브 및 네트워크 분석기를 사용하여 각각 측정하였다. 비저항값은 DC 전류가 회로에 흐를 때의 전기 저항을, 고주파 전송 특성은 은 회로의 신호 전송 특성을 의미한다. 은 인쇄회로의 유연성은 IPC 슬라이딩 테스트 중 발생하는 회로 저항의 변화를 실시간으로 측정하여 평가하였다. 은 인쇄회로의 파괴 모드는 주사전자 현미경과 광학 현미경을 통해 관측하였다. 폴리이미드 기판 위에 인쇄된 은 회로의 비저항값은 소결 온도와 소결 시간이 증가함에 따라 급격하게 감소하였다. $250^{\circ}C$에서 45분간 열 소결된 은 인쇄회로의 비저항값이 가장 낮았으며 그 때의 값은 $3.8{\mu}{\Omega}{\cdot}cm$였다. 은 인쇄회로에서 발생한 균열은 슬라이딩 테스트 10만번 이후의 길이가 2.5만번 테스트 후의 균열보다 열 배는 더 길게 측정되었다. 측정된 전송계수와 반사계수는 전산모사 결과와 그 경향이 거의 일치하였으며 슬라이딩 테스트가 진행될수록 은 회로의 전송손실은 증가하였다.

• 전기전자학회논문지
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• 제22권3호
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• pp.842-845
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• 2018

본 논문에서는 열전에너지 하베스팅에 의해 구동되는 센서 회로를 저전력으로 동작시킬 수 있는 방법을 제안하였다. 본 논문에서 사용되는 열전소자를 이용하면 에너지 하베스팅 회로에서 8uA의 전류를 얻을 수 있다. 그러나 구동하려고 하는 센서의 전류 소비는 이보다 훨씬 크기 때문에, 본 논문에서는 하드웨어 방법으로 power gating scheme을 이용한 저전력 구동과 소프트웨어적으로 active/sleep control scheme을 이용한 저전력 구동 방법을 센서 회로에 적용하여 센서 회로의 전류 소비를 감소시킬 수 있음을 보였다. 먼저 하드웨어 power gating scheme을 사용할 때에는 파워 게이트의 Toff/Ton의 비를 22보다 더 크게 하면, 센서 회로의 전류 소비가 8uA 이하로 줄어드는 것을 확인하였다. 또한 소프트웨어 기반의 active/sleep control scheme에 의한 저전력 구동에서는 Tslp/Tact의 비를 3 이상으로 설정해주면 전류 소비를 8uA 이하로 줄일 수 있음을 확인하였다. 본 논문에서의 결과는 열전에너지 하베스팅에 의해서 구동되는 다양한 센서 회로 설계 및 구현에 도움이 될 것으로 생각된다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.37-44
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• 2008

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{\sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{\sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 GHz이며, Locking Time은 2.5 us, 5.8 GHz에서의 소비 전력은 59.9mW로 측정되었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.803-813
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• 2020

본 논문에서는 싱글칩 마이크로컨트롤러를 이용한 고효율 공진형 플라이백 전력변환기를 제안한다. 제안한 전력변환기의 1차측은 하프브리지의 전력구조에 비대칭펄스폭변조(APWM : Asymmetrical Pulse-Width Modulation)을 적용하여 공진형 스위칭을 수행한다. 그리고 2차측은 다이오드 플라이백정류기 전력구조를 이용하고 영전류스위칭(ZCS : Zero Current Switching)으로 동작한다. 그리하여 제안한 컨버터는 고효율을 달성한다. 제안한 컨버터는 제어와 구동을 위하여 싱글칩 마이크로컨트롤러와 부트스랩 회로를 각각 이용하므로 전체적 구조가 매우 간단하다. 본 논문에서는 먼저, 제안한 전력변환기의 전력회로의 동작을 동작모드 별로 설명하고 정상상태 해석을 보인다. 그리고 제안한 전력변환기를 동작시키는 소프트웨어 제어 알고리즘과 구동회로에 관하여 설명하며, 그 후 각 설명에 근거하여 제작된 프로토타입의 실험결과를 통하여 제안한 전력변환기의 동작 특성을 보인다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.