• 한국전자통신학회논문지
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• 제10권8호
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• pp.883-890
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• 2015

반도체 공정 기술의 발전으로 하나의 칩에 많은 코어가 포함되고 있으며, 전력이나 클럭 스큐 문제들을 해결하기 위한 방안으로 다른 주파수나 위상차를 가지고 있는 여러 개의 클럭을 사용하는 GALS 기법이 사용되고 있다. GALS에서는 송수신부 사이에서 동기화 문제를 해결하기 위하여 동기회로가 사용된다. 본 논문에서는 180nm CMOS 공정 파라미터를 사용하여 온도, 전원전압, 트랜지스터의 크기에 따라 동기회로 설계에 필요한 DFF의 준비시간(setup time)과 유지시간(hold time)를 측정하였다. HSPICE의 이분법을 이용한 모의실험 결과에서 준비시간과 유지시간의 크기는 전원 전압의 크기에 반비례하고, 온도에 비례하였다. 그리고 유지시간은 음의 값으로 측정되었다.

• 한국정보통신학회논문지
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• 제17권6호
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• pp.1312-1317
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• 2013

의사위성은 GPS의 보조적인 역할을 하는 위성으로 우주 상공의 GPS 위성과는 달리 지상의 고정된 장소에 설치되어 GPS 신호의 수신이 좋지 않은 지역이나 실내, 특정 지역에서 인공위성을 대체하는 항법 시스템이다. 의사위성을 이용해 측위 기능을 수행하기 위해서는 의사위성과 GPS 위성간의 시각동기가 요구된다. 일반적으로 $1{\mu}sec$의 시각동기 오차가 발생한 경우 300m의 의사거리 오차가 발생하며 미터단위의 측위를 위해서는 나노세크급의 시각동기가 요구된다. 이러한 동기 성능은 측위 성능에 매우 중요한 역할을 하게 된다. 본 논문에서는 일반적인 시각동기방안 및 동기 오차요소에 대해 언급하고 의사위성의 클럭을 GPS 위성 클럭에 동기 시키기 위한 의사위성 스테이션 구축 기법, 한국표준과학연구원의 시각정보원 활용 기법, PRN 코드 위상차 활용 기법의 3가지 방안 제시하였다. 또한 방안에 따른 동기 성능 분석을 위해 시뮬레이션 플랫폼을 제안하였다.

• 융합신호처리학회논문지
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• 제1권2호
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• pp.177-185
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• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 CPLD로 구현하였다. 속도 와면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운드로 나누고, 클록마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용 할 수 있도록 4가지 동작 모드를 지원한다. 설계한 암호 프로세서는 알테라사 EPF10K100GC503-3 디바이스에 구현하고, PC ISA 버스 인터페이스를 통한 문서 파일에 대한 암$\cdot$ 복호화 동작을 통해올바른 동작이 이루어짐을 확인하였다. 설계된 회로는 약 29,300개의 게이트로 구성되며 CPLD상에서 약 18Mhz의 동작 주파수를 가지며, ECB 동작 모드에서 약 44 Mbps의 암$\cdot$복호율의 성능을 얻을 수 있었다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 전자공학회논문지C
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• 제36C권6호
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• pp.37-43
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• 1999

고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한 단일 클락euclid 회로가 약 5,000 gate임에 비하여 40% 정도 감소한 3,000 gate 정도에 구현할 수 있었다. 또한 전력 소비면으로는 기존의 recursive cell을 이용한 다중 클락 euclid 회로가 6mW 이상의 전력을 소비하는 반면에 본 설계는 3mW대의 전력 소비를 보여 현격한 차이를 보였다.

• 한국초전도ㆍ저온공학회논문지
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• 제7권1호
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• pp.9-12
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• 2005

We have constructed an RSFQ 4-bit Arithmetic Logic Unit (ALU) in a pipelined structure. An ALU is a core element of a computer processor that performs arithmetic and logic operation on the operands in computer instruction words. We have simulated the circuit by using Josephson circuit simulation tools. We used simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in constructing the 4-bit ALU was consisted of three DC current driven SFQ switches and a half-adder. By commutating output ports of the half adder, we could produce AND, OR, XOR, or ADD functions. The circuit size of the 4-bit ALU when fabricated was 3 mm x 1.5 mm, fitting in a 5 mm x 5mm chip. The fabricated 4-bit ALU operated correctly at 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• 대한전자공학회논문지TC
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• 제48권1호
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• pp.62-69
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• 2011

LTE 하향링크 시스템에서 새로운 동 이득 전송 코드북 인덱스 탐색기법을 제안한다. 제안하는 탐색기법은 QEGT 코드북을 Q 개의 인덱스들로 구성된 M 개의 그룹으로 분할한 후, 선택된 최적의 그룹 내 인덱스들 중에서 최적의 인덱스를 결정하는 것으로 기존 탐색기법에 비해 인덱스 결정을 위한 전체 계산량이 감소하면서 링크레벨 성능은 유지가 되는 장점이 있다. TI사(社)의 TMS320C6713 DSP보드를 이용한 인덱스 탐색 알고리즘의 구현을 통해 송신 안테나 수가 4인 경우 최적의 피드백 인덱스 결정을 위한 전체 clock-cycle 수가 기존보다 약 25%로 감소됨을 확인한다.

• 인터넷정보학회논문지
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• 제5권3호
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• pp.35-43
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• 2004

다단 상호연결 네트워크(MINs : Multistage Interconnection Networks)를 사용하는 패킷 교환에서는 일반적으로 패킷의 이동이 한 네트워크 주기 동안에 마지막 단에서 처음 단으로 연속적으로 전달된다고 가정된다. 그러나 Ding과 Bhuyan은 패킷 이동이 작은 클럭 주기론 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 이와 같이 작은 클럭 주기를 가지는 입력 버퍼를 가진 MIN의 성능을 평가하기 위한 해석적 모델을 제안한다. 제안된 모델의 우수성을 입증하기 위하여 해석적 모델의 결과와 시뮬레이션의 결과와 비교한다. 또한 제안된 모델의 결과와 Ding과 Bhuyan의 연구결과와 비교함으로써 제안한 방식의 상대적인 효과를 검증한다. 그 결과 제안된 모델은 시뮬레이션의 결과와 매우 근접하게 일치하며, 이전의 연구결과 보다는 더 정확한 결과를 보인다.

• 항공우주기술
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• 제3권1호
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• pp.109-116
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• 2004

일반적으로 위성에 장착된 GPS 수신기는 GPS 위성으로부터 항법 신호를 받아서 위성의 위치, 시간 및 속도 정보를 제공하는 것을 주요 목적으로 하고 있다. 이러한 정보를 근거로 위성의 현재 위치정보 및 임무 수행을 위한 정보를 유도하게 된다. 2005년 발사예정인 아리랑 위성2호는 GPS 수신기에서 나오는 IPPS 신호를 위성체 각 프로세서의 기준시간으로 사용되며 DPLL, FEP회로 및 운용소프트웨어(FSW)에 의하여 동작된다. 본 논문에서는 아리랑 위성2호(KOMPSAT-2,이하 K2)의 시간동기구조에 대한 구조 및 설계에 대한 뿐 아니라 정밀도 분석 및 시험결과등 전 과정에 대한 내용을 기술하였다.

• 한국전기전자재료학회논문지
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• 제13권4호
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• pp.273-279
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• 2000

Electrical repair method which has replaced laser repair method can replace defective cell by redundancy’s in the redundancy scheme of conventional high density memory. This electrical repair circuit consists of the antifuse program/read/latch circuits, a clock generator a negative voltage generator a power-up pulse circuit a special address mux and etc. The measured program voltage of made antifuses was 7.2~7.5V and the resistance of programmed antifuses was below 500 Ω. The period of clock generator was about 30 ns. The output voltage of a negative voltage generator was about 4.3 V and the current capacity was maximum 825 $mutextrm{A}$. An antifuse was programmed using by the electric potential difference between supply-voltage (3.3 V) and output voltage generator. The output pulse width of a power-up pulse circuit was 30 ns ~ 1$mutextrm{s}$ with the variation of power-up time. The programmed antifuse resistance required below 44 ㏀ from the simulation of antifuse program/read/latch circuit. Therefore the electrical repair circuit behaved safely and the yield of high densitymemory will be increased by using the circuit.