• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.107-110
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• 2005

This paper describes the design and fabrication of synchronous clock recovery module for S-DMB Gap Filler. Using the 2.304MHz TTL signal from gap filler tuner, clock recovery module with 10MHz output frequency including holdover function is designed. The measured performance of the clock recovery module shows a stability of less than 0.01ppm, 29 sec stability time, 10 sec holdover time, and maximum -113dBc/Hz@100Hz phase noise.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3196-3198
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• 1999

In this paper, we are proposed ATM AAL 1 source clock recovery methods for CBR service. The proposed method compute the difference between network clock level and the reference level by inspecting the variation of a buffer. Also it is the service clock recovery method that control local clock using the look-up table defined clock dividing rate of the difference in advance. It can be applicable to both SDH network and PDH network which has no common reference clock between its ends, it has an important mean in view of the internetworking between existing networks for the integrated service chased by B_ISDN.

• 전기학회논문지
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• 제61권11호
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• pp.1695-1699
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• 2012

This paper is proposed all digital wide-range clock and data recovery circuit. The Proposed clock data recovery circuit is possible input data rate which is suggested is wide-range that extends from 100Mb/s to 3Gb/s and used an phase error detector which can use a way of over-sampling a data by using a 1/2-rate multi-phase clock and phase rotator which is regular size per $2{\pi}$/16 and can make a phase rotation. So it could make the phase rotating in range of input data rate. Also all circuit is designed as a digital which has a specificity against a noise. This circuit is designed to 0.13um CMOS process and verified simulation to spectre tool.

• ETRI Journal
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• 제30권2호
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• pp.268-274
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• 2008

This paper proposes an open-loop clock recovery circuit (CRC) using two high-Q dielectric resonator (DR) filters for 39.8 Gb/s and 42.8 Gb/s dual-mode operation. The DR filters are fabricated to obtain high Q-values of approximately 950 at the 40 GHz band and to suppress spurious resonant modes up to 45 GHz. The CRC is implemented in a compact module by integrating the DR filters with other circuits in the CRC. The peak-to-peak and RMS jitter values of the clock signals recovered from 39.8 Gb/s and 42.8 Gb/s pseudo-random binary sequence (PRBS) data with a word length of $2^{31}-1$ are less than 2.0 ps and 0.3 ps, respectively. The peak-to-peak amplitudes of the recovered clocks are quite stable and within the range of 2.5 V to 2.7 V, even when the input data signals vary from 150 mV to 500 mV. Error-free operation of the 40 Gb/s-class optical receiver with the dual-mode CRC is confirmed at both 39.8 Gb/s and 42.8 Gb/s data rates.

• 전자공학회논문지SC
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• 제46권1호
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• pp.82-86
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• 2009

본 논문은 시스템의 클록을 이용하여 클록 및 데이터를 복원하는 회로를 설계하였다. 설계된 회로에는 시스템의 클록을 만들어주는 PLL부분과 클록을 받아 데이터를 복원하는 데이터 복원회로부분으로 구성되어 있다. 데이터 복원회로에서는 1/4-rate 위상검출기를 이용하여 데이터보다 시스템의 클록주파수를 낮추어 설계하여 PLL의 부담을 줄일 수 있었고 데이터 picking 방식으로 설계하여 적은 지터특성을 보였다. 설계된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS공정으로 설계되었고 칩 면적은 $1{\times}1mm^2$이다.

• 한국통신학회논문지
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• 제16권10호
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• pp.1001-1008
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• 1991

본 논문은 맨체스터 부호를 사용하는 네트워크(network) 시스템 뿐만 아니라 이동체(mobile) 통신과 디지털 통신 시스템에서 맨체스터 신호를 재생하기 위한 새로운 클럭복원(clock recovery) 알고리즘을 제안하고 제안한 알고리즘의 구현에 관한 연구이다. 제안된 클럭 복원 회로는 간단한 하드웨어 구성으로 중앙 천이를 식별하지 않고 중앙 천이와 변화가 없는 인접 비트간의 천이 각각에 대하여 양극에지(positive edge)와 부극에지(negative edge) 신호를 사용하여 분주기를 제어하여 복원하고자 하는 클럭에 2배에 해당하는 클럭을 먼저 복원하고 양극에지와 부극에지 감지기를 프리셋트 시킨후, 이 클럭을 2분주함으로써 원하는 클럭을 정확히 얻을 수 있음을 알았다. 본 논문에서 제시한 알고리즘의 타당성을 입증하기 위하여 현행의 FM 방송에 디지틀 데이터 신호를 다중화하여 전송 하는 방송계 뉴미디어 시스템인 RDS(Radio Data System)시스템에 제안된 알고리즘을 적용하여 제시한 알고리즘의 타당성을 입증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.287-292
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• 2016

A multiphase clock and data recovery (CDR) circuit having a novel rotational bang-bang phase detector (RBBPD) is demonstrated. The proposed 1/4-rate RBBPD decides the locking point using a single clock phase among sequentially rotating 4 clock phases. With this, our RBBPD has significantly reduced power consumption and chip area. A prototype 10-Gb/s 1/4-rate CDR with RBBPD is successfully realized in 65-nm CMOS technology. The CDR consumes 5.5 mW from 1-V supply and the clock signal recovered from $2^{31}-1$ PRBS input data has 0.011-UI rms jitter.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.245-249
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• 2004

본 논문에서는 대역제한필터(BL-PSF)를 이용하는 OFDM/QPSK-DMR 시스템에 적합한 클럭 복원 알고리즘을 제안하고 OFDM/QPSK-DMR 시스템과 단일 주파수방식의 DMR 시스템의 클럭 위상에러분산을 비교 분석하였다. 기존 Windowing을 적용하는 OFDM/QPSK-DMR 시스템은 수신 클럭의 위상을 동기 시키기 위해 훈련심볼 또는 CP(Cyclic Prefix)등의 잉여 데이터를 사용하나 본 논문의 DMR 시스템은 전송효율을 향상시키기 위해 잉여 데이터를 삽입하지 않고 단일 주파수방식의 클럭복조방식을 채택하였다. 이 방식은 간단하게 구현할 수 있는 장점을 갖는다. 제안한 클럭 복원 알고리즘은 AWGN 환경에서 단일 주파수방식의 DMR 시스템과 성능 열화 없이 동일한 클럭 위상 에러 분산값을 갖는 것을 시뮬레이션 결과로 확인하였다.

• 한국위성정보통신학회논문지
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• 제10권2호
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• pp.102-108
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• 2015

일반적으로 TDMA(Time Division Multiple Access)를 기반으로 하는 양방향 위성 통신 시스템에서는 중심국과 멀리 떨어진 단말국간의 네트워크 동기를 필요로 한다. 본 논문은 양방향 위성시스템을 위한 국제규격인 DVB-S2/RCS2에서 제시한 NCR(Network Clock Reference) 복원 구조를 기반으로 네트워크 클럭 동기에 대한 개념을 설명한다. 또한 DVB-S2에서 CCM(Constant Coding & Modulation) 운용 모드와 부호율, 변조방식을 바꿔 throughput을 최적화 하는 ACM(Adaptive Coding & Modulation) 운용 모드를 지원하는 새로운 NCR 삽입 구조를 제안하였으며 이에 대한 시뮬레이션을 통해 타당성을 검증하였다.

• 한국산업정보학회논문지
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• 제20권4호
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• pp.39-45
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• 2015

이 논문은 블라인드 오버샘플링(Blind Oversampling) 기법을 이용한 가변적인 속도 클록 데이터 복원 회로 설계에 관한 내용을 제시하고 있다. 클록 데이터 복원 회로는 기본적으로 클록 복원과 데이터 복원 회로로 구성되어 있다. 클록 복원 회로는 넓은 범위를 가지는 전압 제어 발진기(Wide Range VCO)와 밴드 선택(Band Selection) 기법을 복합적으로 사용하여 구현하였고 데이터 복원 회로는 머저리티 보팅(Majority Voting) 방식을 이용하는 디지털 회로로 제안하여 저전력 및 작은 면적으로 구성하였다. 넓은 범위를 가지는 전압 제어 발진기와 데이터 복원회로를 디지털로 구현함으로써 저전력으로 가변적인 속도 클록 데이터 복원회로 구현이 가능하였다. 설계된 회로는 약 10bps에서 2Mbps 범위에서 동작한다. 전체 전력 소비는 1MHz 클록에서 약 4.4mW의 전력을 소비한다. 공급전압은 1.2V 이며 제작된 코어의 면적은 $120{\mu}m{\times}75{\mu}m$ 이고 $0.13{\mu}m$ CMOS 공정에서 제작되었다.