• 대한전자공학회논문지SD
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• 제48권10호
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• pp.25-32
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• 2011

MLC NAND flash memory에서 cell간의 기생 커패시턴스 커플링으로 인해 발생하는 CCI에 의한 data error를 개선하기 위한 알고리듬을 제안하였다. 종래의 victim cell 주변 8-cell model보다 에러보정 알고리듬에 적용이 용이한 3-cell model을 제시하였다. 3-cell CCI model의 성능을 입증하기 위해 30nm와 20nm급 공정의 MLC NAND flash memory의 data분포를 분석하여, 주변 cell의 data pattern에 의한 victim cell의 Vth shift관계를 확인하였다. 측정된 Vth분포 data에 MatLab을 이용하여 제안된 알고리듬을 적용하는 경우 BER이 LSB에서는 28.9%, MSB에는 19.8%가 개선되었다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.87-94
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1986년도 추계학술발표회 논문집
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• pp.92-102
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• 1986

In this paper, Modular cell approach was applied to custom IC design or RS decoder. For the design of RS decoder by modular cells, 3 basic cells and one extra circuit are designed, these are, SYN cell for syndrome calculation, AL cell for error locator polynomial calculation, and REM cell for remaining error transform calculation. RS decoder design by these basic cells is very simple and regular, and naturally suitable for VLSI RS decoder design.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.179-181
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• 2005

There is asymmetric in horizontal and vertical side of PDP cell. Every vertical line has BM(Black Mask) to improve luminance contrast. When error diffusion is processed in PDP system, these problems make an error bigger. In 4 inch PDP system, every red, green, blue color of test pattern is presented and each luminance is measured. That is called horizontal(H), diagonal right(R), diagonal left(L) and vertical(V). In red channel, high luminance descending order is V-H-R-L. In green channel, V-H-L-R. In blue channel, V-M-R=L. After average luminance of each direction is calculated. new weighted error diffusion(Weighted ED) is proposed. In digital image signal processing, the error in weighted ED is differ from ED's. The image of weighted ED is more less error compare to conventional ED and close to original image. As the gray level linearity and big size panel is adopted, weighted ED could produce good image.

• 한국통신학회논문지
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• 제21권10호
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• pp.2687-2702
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• 1996

It is desirable that the implementation of next generation information infrastructure is the Integrated Network combining the satellite and the terrestrial network. The application of the ATM network being the dominant infrastrure of terrestrial network to the satellite network is being studied variously. Considering these concepts, this paper analyzes due to ATM transport via satellite, evaluates the degradation of QoS and proposes reliable method of ATM cell transport via satellite. Because ATM is investigated with the optical fiber which is almost error free characteristics, the practical application of ATM transport via satellite essentially need the channel coding(FEC:Forward Error Correction) to enhance BER performance. But using the FEC coding, satellite link has burst error characteristics which evoke severe performance degradation fo ATM QoS. Therefore in satellite link, we analyze burst error characteristics using experimental results of computer simulation. Then to compensate these characteristics, based on this analysis and HEC dual mode algorithm we propose various interleaver structures(Block interleaver, Intra interlever, and Inter-Intra interleaver) to improve cell transmission QoS. We execute performance evaluations of iterleaver structures by computer simulation.

• 한국통신학회논문지
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• 제22권9호
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• pp.2014-2026
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• 1997

본 논문에서는 현재 광대역 고속네트워킹의 핵심기술인 비동기 전송방식(Asynchronous Transfer Mode: ATM)을 사용하는 통신 네트워크에서 무선채널을 이용하여 ATM 셀을 전송할 때에 비트오율 성능, 셀손실확률, 셀오류확률 및 네트워크 성능을 분석하였다. 무선 채널에서의 변조방식으로는 대역폭 효율을 높히기 위하여 16Star QAM방식을 적용하였으며, 무선 채널에서의 성능을 개선하기 위한 채널부호화 기법으로는 Reed-Solomon (R-S)부호, 길쌈부호, R-S/길쌈부호의 인쇄부호를 적용하였으며, 효과적으로 ATM셀을 전송하기 위한 UEP(unequal error protection) 부호화 방안으로 부분 연쇄부호를 제시하고 성능을 분석하였다. 이동 무선 통신채널의 특성인 도플러 영향과 라이시안 페이딩 모델을 고려하였고 수신단에서의 성능을 향상시키기 위하여 최대비 결합 방식의 다이버시티 기법을 적용하였으며, 네트워크 성능분석을 위하여는 무선 ATM셀의 셀 전송효율 및 지연시간을 분석하였다. 성능분석 결과로, 부분 연쇄부호를 적용시 기존의 부호화 기법들에 비하여 약 2dB 이상의 ATM 셀 손실 성능 향상을 기대할 수 있으며, 특별히 낮은 오류확률을 요구할 수록 좋은 성능을 보임을 알 수 있었다. 또한 동일한 성능을 얻기 위하여 적용하는 부호화 기법의 오버헤드 비트를 줄일 수 있는 방안임을 확인하였다. 따라서, 부분연쇄부호와 같이 ATM 셀의 헤더와 payload 부분의 에러 보정능력을 달리 적용하는 부호화 기법을 채택하는 것이 미래의 이동통신망에서의 무선 ATM통신을 위한 유용한 전송방식으로 생각된다.

• 정보보호학회논문지
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• 제6권3호
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• pp.3-10
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• 1996

ATM 망과 같은 초고속 네트워크에서 전송 에러의 주요 원인은 과잉밀집 상태에 있어서의 버퍼 오버플로우이며 이로 인해 셀손실을 야기한다. 본 논문은 이러한 문제를 줄이기 위해 연속적인 셀손실을 회복할 수 있는 방법을 제안하며 이 방법은 18개의 연속적인 셀손실을 회복할 수 있다. 또한 인터리빙 기법을 이용한 FEC 기법의 수치적인 성능 분석을 하였으며 이 결과 셀 손실율을 상당히 절감할 수 있었다.

• 한국정밀공학회지
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• 제15권8호
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• pp.109-115
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• 1998

This paper describes the development of a 6-component load cell with plate beams which may be used to measure forces Fx, Fy, Fz and moments Mx, My, Mz simultaneously in industry. We have analyzed the bending strains on the surface of the beams under forces or moments by using Finite Element Method and designed the sensing elements of 6-component load cell. We have also determined the attachment location of strain gages of each load cell and fabricated 6-component load cell. To evaluate the rated strain and interference error of each load cell, we have carried out characteristic test of 6-component load cell.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.8-16
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• 2010

NAND Multi-level cell Flash memory는 한 셀에 여러 bit의 정보를 저장하는 방법으로, 용량 집적도를 더욱 높일수 있는 기술로 각광 받고 있다. 하지만 한 셀당 레벨 수를 올릴 경우, 셀간 간섭 등 여러 물리적 이유들로 인해 오류가 발생하며, 이 주된 오류 방향은 unidirectional 함이 알려져 있다. 기존에는 오류 정정 부호(ECC)등을 이용하여 이를 해결하려 했지만, 우리는 셀간 간섭으로 인한 오류에 포커스를 맞추어, 이 영향을 예측하고 줄여서 오류를 보정하는 새로운 알고리즘들을 제안한다. 이 알고리즘은 기존 오류정정부호 기법들과 별도의 단계로 동시에 적용할 수 있기에 에러 정정능력 향상에 효과적이다. 제안된 알고리즘들을 시뮬레이션을 통하여 성능을 비교하고 효율적인 알고리즘이 무엇인지 알아본다.

• Journal of information and communication convergence engineering
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• 제9권5호
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• pp.615-618
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• 2011

Living cells generate the cell cycle or apoptosis, depending on the course will be repeated. If an error occurs during this period of life in order to maintain the cells in the peripheral cells find the error portion. These cellular functions were applied to the system to simulate the circuit. Circuit implementation of the present study was constructed the redundant structure in order to found the error quickly. Self-repairing of digital systems as an advanced form of fault-tolerance has been increasingly receiving attention according as digital systems have been more and more complex and speed-up especially for urgent systems or those working on extreme environments such as deep sea and outer space. Simulating the process of cell differentiation algorithm was confirmed by the FPGA on the counter circuit. If an error occurs on the circuit where the error was quickly locate and repair. In this paper, we propose a novel self-repair architecture for fast and robust fault-recovery that can easily apply to real, complex digital systems. These Self-Repairing Algorithms make it possible for the application digital systems to be alive even though in very noisy and extreme environments.