• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2006년도 춘계학술발표논문집
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• pp.209-213
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• 2006

In this paper describes image enhancement technique using deconvolution processing for ultrasonic nondestructive testing. . When flaws are detected for B-scan or C-scan, blurring effect which is caused by the moving intervals of transducer degrades the quality of images. In addition, acquisited images suffer form speckle noise which is caused by the ultrasonic components reflected from the grain boundary of material [1,2]. The deconvolution technique can restore sharp peak value or clean image from blurring signal or image. This processing is applied to C-scan image obtained from known specimen. Experimental results show that the deconvolution processing contributes to get improved the quality of C-scan images.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.329-332
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• 2002

The traditional debug tools for chip tests and software developments need a huge investment and a plenty of time. These problems can be overcome by Embedded Debugger based the JTAG boundary Scan Architecture. Thus, the IEEE 1149.1 standard is adopted by ASIC designers for the testability problems. We designed the RED(Reusable Embedded Debugger) using the JTAG boundary Scan Architecture. The proposed debugger is applicable for not a chip test but also a software debugging. Our debugger has an additional hardware module (EICEM : Embedded ICE Module) for more critical real-time debugging.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.728-734
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• 2001

현재의 IEEE 1149.1 바운다리스캔 표준안은 보드나 내장 코어의 연결선상의 지연고장은 점검 할 수 없다. 본 논문에서는 표준안에 위배기지 않게 TAP 제어기를 수정함으로 시스템 클럭 속도에서 지연고장을 점검 할 수 있는 기술을 개발하였다. 실험을 통해서 본 논문에서 제안한 방법이 기존의 방법보다 추가되는 면적이 적음을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
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• pp.662-664
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• 1998

IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 Update_DR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2log(N+2)의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2756-2758
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• 2003

ARM CORE용 칩으로 철도 종합 제어 부분에 이용될 수 있는 main processor 부분을 설계하고, JTAG 기술을 이용하여 그 안정성과 틸팅 기술에 이용될 수 있는 process를 사전 단계에서 bebugging 해보고, 이에 따른 신호 및 성능을 JTAG(Boundary Scan)을 이용하여 시스템의 신호와 파형을 시험 평가한다. 또한 예비 단계로의 JTAG 검증 가능성 여부를 알아보고자 한다. 철도 종합 제어 시스템의 신호 및 정확성을 측정해 보기 위한 선행 연구라 할 수 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• Corrosion Science and Technology
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• 제19권1호
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• pp.37-42
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• 2020

Even though 304 low-carbon (304L) stainless steel was developed to enhance the resistance to intergranular corrosion and stress corrosion cracking, it is occasionally subject to degradation in harsh environments. The degree of sensitization (DOS) of 304L stainless steel was studied as a function of sensitization using a double-loop electrochemical potentiokinetic reactivation (DL-EPR) method. Sensitizing heat treatment was performed in an Ar atmosphere at 500℃, 600℃, and 700℃, with heat treatment times varying from 0 to 96 h. DOS was measured by the ratio of the peak current density value of the forward scan to that of the reverse scan. After the EPR experiment, the specimen surface was observed by scanning electron microscopy and energy dispersive spectroscopy. The DOS of the specimens heat-treated at 600℃ increased with heat treatment times up to 48 h and then decreased due to a self healing effect. The DOS was higher in specimens heat-treated at 600℃ than those at 500℃ or 700℃. Corrosion of the sensitized specimens occurred mainly at the δ-γ phase boundary. The corrosion morphology at the δ-γ phase boundary changed with sensitizing heat-treatment conditions due to differences in chromium activity in γ austenite and δ ferrite.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 전자공학회논문지
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• 제53권1호
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• pp.51-58
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• 2016

반도체 제조공정의 발달로 칩의 성능은 더욱 향상되었으나 회로가 미세해지고 복잡해져 동작 환경에 의한 회로의 노화가 가속화 될 수 있다. 회로의 노화는 성능 저하로 나타나며, 결과적으로 시스템 오류를 발생 시킬 수 있다. 고신뢰 시스템에서는, 노화로 인한 오류가 큰 재난으로 이어질 수 있으므로, 사고를 예방하기 위한 오류 발생 예측 기술이 필수적이다. 본 논문에서는 회로의 정상동작 중에 성능 저하를 감지하여 오류를 예측 할 수 있는 모니터링 기법을 제시한다. 모니터링을 위한 별도의 회로를 추가하지 않고 경계 스캔 셀과 TAP 제어기를 재활용한 IEEE 1149.1 경계 스캔 기반의 온-라인 성능 저하 모니터링 방법을 제시한다. 시뮬레이션을 통하여 제안하는 성능 저하 모니터링 기법을 검증한다.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.245-249
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• 2007

본 논문은 핵발전소의 초음파 비파괴 평가를 수행하기 위하여 핵발전소 설비의 초음파 비파괴 평가시 발생될 수 있는 스펙클 잡음을 억제하고 디컨벌루션 기법을 이용하여 결함의 정확한 위치 및 크기를 추정할 수 있는 영상 처리 기법을 제안하였다. 제안된 방법은 실제 핵발전소의 증기발생기 파이프라인으로 만들어진 시편을 이용하여 영상의 선명도를 확인 할 수 있었다.