• 정보보호학회논문지
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• 제18권3호
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• pp.23-32
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• 2008

그래픽 프로세서(GPU)의 연산 능력은 이미 CPU를 능가하고 있으며, 그 격차는 점점 벌어지고 있다. 따라서, 범용 계산에 그래픽 프로세서를 활용하는 GPGPU 연구가 활발히 전개되고 있으며, 병렬 처리가 필요한 분야에서 특히 두드러진 성과를 보이고 있다. GPU를 이용한 암호 알고리즘의 구현은 2005년 Cook 등에 의하여 처음 시도되었으며, OpenGL, DirectX 등의 라이브러리를 이용하여 개선된 결과들이 속속 발표되고 있다. 본 논문에서는 2007년 발표된 NVIDIA의 CUDA 라이브러리를 이용한 블록암호 구현 기법과 그 결과를 소개하고자한다. 또한, 소프트웨어로 구현된 블록암호 소스를 GPU 프로그램으로 이식하는 일반적인 방법을 제공하고자 한다. 8800GTX GPU에서 블록암호 AES, ARIA, DES를 구현했으며, 속도는 각각 4.5Gbps, 7.0Gbps, 2.8Gbps로 CPU보다 고속 구현이 가능하였다.

• ETRI Journal
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• 제30권2호
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• pp.315-325
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• 2008

In this paper, we first investigate the side channel analysis attack resistance of various FPGA hardware implementations of the ARIA block cipher. The analysis is performed on an FPGA test board dedicated to side channel attacks. Our results show that an unprotected implementation of ARIA allows one to recover the secret key with a low number of power or electromagnetic measurements. We also present a masking countermeasure and analyze its second-order side channel resistance by using various suitable preprocessing functions. Our experimental results clearly confirm that second-order differential side channel analysis attacks also remain a practical threat for masked hardware implementations of ARIA.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.185-187
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• 2017

국제 표준화 기구인 ISO/IEC와 NIST(National Institute of Standards and Technology)에서는 정보 유출 방지 및 정보의 유효성 인증을 위해 다양한 암호 기법들을 표준으로 권고하고 있다. 그 중 NIST SP 800-38D에서 표준으로 권고된 GCM(Galois/Counter Mode) 인증 암호화 모드는 블록암호의 CTR 운영모드와 GHASH를 이용하여 메시지의 기밀성과 무결성을 동시에 제공하는 운영모드이다. 본 논문에서는 ARIA 블록암호 기반의 ARIA-GCM 프로세서를 Verilog HDL로 모델링 하고, Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 20 MHz의 동작주파수에서 44,986 GE로 구현되었다.

• ETRI Journal
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• 제35권1호
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• pp.131-141
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• 2013

Integral cryptanalysis, which is based on the existence of (higher-order) integral distinguishers, is a powerful cryptographic method that can be used to evaluate the security of modern block ciphers. In this paper, we focus on substitution-permutation network (SPN) ciphers and propose a criterion to characterize how an r-round integral distinguisher can be extended to an (r+1)-round higher-order integral distinguisher. This criterion, which builds a link between integrals and higher-order integrals of SPN ciphers, is in fact based on the theory of direct decomposition of a linear space defined by the linear mapping of the cipher. It can be directly utilized to unify the procedure for finding 4-round higher-order integral distinguishers of AES and ARIA and can be further extended to analyze higher-order integral distinguishers of various block cipher structures. We hope that the criterion presented in this paper will benefit the cryptanalysts and may thus lead to better cryptanalytic results.

• 정보보호학회논문지
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• 제22권1호
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• pp.33-41
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• 2012

차분 오류 공격은 부채널 공격 기법 중 하나로 DES, AES, ARIA, SEED 등 대표적인 블록 암호 안전성 분석에 널리 사용되었다. PRESENT는 80/128-비트 비밀키를 사용하는 31-라운드 SPN 구조의 64-비트 블록 암호이다. 기제안된 PRESENT에 대한 차분 오류 공격들은 8~64개의 오류를 주입하여 80/128-비트 비밀키를 복구하였다. 본 논문에서는 이를 개선하여 PRESENT-80에 대해 2개의 오류를 주입하여 평균 1.7개의 비밀키를 남기고, PRESENT-128에 대해 3개의 오류를 주입하여 $2^{22.3}$개의 비밀키 후보를 구한다. 이 후 전수 조사를 통해 비밀키를 유일하게 복구한다. 이 공격은 기제안된 PRESENT의 차분 오류 공격보다 더 적은 수의 오류를 주입하여 효과적으로 비밀키를 복구한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.237-240
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 코어는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, ECB, CBC, CTR, OFB와 같은 4개의 암호 운영모드를 지원한다. 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였다. 설계된 ARIA 암 복호 코어를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 1.07 Gbps@167 MHz의 성능을 갖는 것으로 평가되었다.

• 전기학회논문지
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• 제57권9호
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• pp.1652-1659
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• 2008

With the increase of huge amount of data in network systems, ultimate high-speed network has become an essential requirement. In such systems, the encryption and decryption process for security becomes a bottle-neck. For this reason, the need of hardware implementation is strongly emphasized. In this study, a mixed inner and outer round pipelining architecture is introduced to achieve high speed performance of ARIA hardware. Multiplexers are used to control the lengths of rounds for 3 types of keys. Merging of encryption module and key initialization module increases the area efficiency. The proposed hardware architecture is implemented on reconfigurable hardware, Xilinx Virtex2-pro. The hardware architecture in this study shows that the area occupied 6437 slices and 128 BRAMs, and it is translated to throughput of 24.6Gbit/s with a maximum clock frequency of 192.9MHz.

• 정보보호학회논문지
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• 제24권4호
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• pp.585-592
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• 2014

본 논문에서는 2013년 12월 18일에 국내표준(TTA-KO-12.0223)으로 제정된 블록암호 알고리즘 LEA(Lightweight Encryption Algorithm)[1]에 대한 UICC-16bit 상에서의 최적 구현에 대해 연구한다. LEA의 전체적인 구조를 설명하며, 키 스케줄 과정에서 고정된 상수를 통해 미리계산이 가능하여 효율성을 높일 수 있다는 점을 제시하며 이러한 개선된 키 스케줄링을 통하여 얻게되는 상수 table을 이용하여 UICC-16비트 상에 구현하였다. 또한 UICC-16bit 상에서 국내 표준 블록암호 ARIA와의 성능 비교를 통해 LEA블록암호의 우수성을 평가하였다.

• 정보보호학회논문지
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• 제28권1호
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• pp.53-60
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• 2018

암호 알고리즘은 세계적으로 표준화가 진행되고 있으며, 암호 알고리즘의 안전성은 충분히 입증되어 왔다. 하지만, 기존 검증 방법으로는 구현상의 취약점이 존재하여 심각한 피해를 야기할 수 있기 때문에 표준에 따라 올바르게 구현되었는지에 대한 개선된 검증 방법이 필요하다. 그러므로 본 논문에서는 국가정보원에서 수행하는 128비트 이상 블록 암호 모듈 중에서 검증 대상인 ARIA와 LEA를 선정하였고, 고신뢰 암호 모듈을 위해 Cryptol을 이용하여 올바르게 구현되었는지 검증하는 방법을 제시하고자 한다.

• 정보보호학회논문지
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• 제17권5호
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• pp.55-63
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• 2007

본 논문에서는 하드웨어 기반 블록 암호알고리즘에 대한 부채널분석 공격 취약성을 살펴보았다. 분석을 위해 ARIA 알고리즘을 FPGA에 구현하였으며 다양한 분석을 위해 두 가지 형태의 S-box로 나누어 구현하였다. 각각의 구현형태에 대해 DPA 공격, 근거리 DEMA 공격 및 원거리 DEMA 공격을 실험하였다. 기존에 발표된 소프트웨어 기반 스마트카드에 대한 DPA 공격결과와 비교했을 때 하드웨어(FPGA) 기반 암호알고리즘이 병렬처리 및 기타 이유로 인해 좀 더 많은 수의 수집신호가 필요하였지만 S-box의 구현형태에 상관없이 모든 부채널분석 공격에 취약함을 실험적으로 확인하였다.