• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제6권2호
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• pp.75-84
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• 2002

Using good properties of an optimal normal basis of type I in a finite field ${\mathbb{F}}_{2^m}$, we present a design of a bit serial multiplier of Berlekamp type, which is very effective in computing $xy^2$. It is shown that our multiplier does not need a basis conversion process and a squaring operation is a simple permutation in our basis. Therefore our multiplier provides a fast and an efficient hardware architecture for a bit serial multiplication of two elements in ${\mathbb{F}}_{2^m}$.

• 전자공학회논문지
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• 제53권12호
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• pp.42-49
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• 2016

논문은 저면적 비트-직렬 두 최소값 생성기를 제안한다. Min-sum 복호 알고리즘을 적용한 LDPC 복호기에서 두 최소값 생성기가 가장 큰 하드웨어 복잡도를 가지기 때문에, 두 최소값 생성기의 저면적 구현이 매우 중요하다. 하드웨어 면적을 줄이기 위해 비트-직렬 방식의 LDPC 복호기가 제안되었다. 하지만 기존의 비트-직렬 방식의 생성기는 하나의 최소값만 찾을 수 있어 BER 성능이 감소되었다. 제안하는 생성기는 두 최소값을 모두 찾을 수 있어 BER 성능열화를 극복하고 저면적의 LDPC 복호기 구현이 가능하다. 또한 기존의 두 최소값 생성기들과 비교하여 면적-시간 복잡도에서 가장 좋은 성능을 보인다.

• Journal of Electrical Engineering and Technology
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• 제9권6호
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• pp.2065-2069
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• 2014

The DAC-7512E is a 12-bit digital to analog converter that is low power and a single package with internal buffers. The DAC-7512E takes up minimal PCB area for applications of space power electronics design. The spacecraft mass is a crucial point considering spacecraft launch into space. Therefore, we have performed a TID test for the DAC-7512E 12-bit serial input digital to analog converter to reduce the spacecraft mass by using a low-level Gamma-ray irradiator with $Co^{60}$ gamma-ray sources. The irradiation with $Co^{60}$ gamma-rays was carried out at doses from 0 krad to 100 krad to check the error status of the device in terms of current, voltage and bit error status during conversion. The DAC-7512E 12-bit serial digital to analog converter should work properly from 0 krad to 30 krad without any error.

• 한국통신학회논문지
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• 제33권11C호
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• pp.892-897
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• 2008

본 논문에서는 GF$(2^m)$ 상에서 기존의 비트직렬 곱셈기에 비해 짧은 지연 시간을 갖는 새로운 디지트병렬/비트직렬 곱셈기를 제안한다. 제안된 곱셈기는 유한체 GF$(2^m)$의 다항식기저 상에서 동작하며, D 클럭 사이클마다 곱셈의 결과를 출력한다. 여기에서 D는 디지트의 크기이다. 제안된 곱셈기는 기존의 비트직렬 곱셈기 보다는 짧은 지연시간에 곱셈의 결과를 얻을 수 있고, 비트병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있다. 따라서 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다.

• 한국정보통신학회논문지
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• 제9권1호
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• pp.88-94
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• 2005

본 논문에서는 회전기의 위치에 대한 정보를 가지고 있는 Encoder와 정해진 경로(Serial Signal)를 통해 Data를 전송하거나 받고, DSP로 Data를 정해진 경로(Paralle Signal)를 통해 Data를 전송하거나 받는 기능을 가진 Receiver를 FPGA Design한 것이다. 동일 동작 Clock을 사용하지 않는 다른 System의 Serial Data 통신을 하는 경우, 새로운 헤더 검출 방법을 제시하여 Serial Data의 유효한 각 Bit의 정보를 얻기 위해서는 헤더 내의 Sync. Code를 해석하여 유효 Data의 길이를 찾을 수 있다. 또한 Receiver의 동작 주파수를 'clk_select' Port를 사용하여 내부 동작 주파수를 20MHz 또는 60MHz를 선택할 수 있다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.84-91
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• 2009

본 논문은 multi-level signaling을 이용한 high speed serial link transmitter에 관하여 제안하였다. High speed serial link에서 수 Gb/s를 달성하기 위해 4-pulse amplitude modulation (PAM) 을 사용하였다. 4-PAM은 4개의 level로 한 symbol time에 2 bit data를 전송함으로써 binary signaling보다 2배 빠른 data 전송이 가능해졌다. 제안된 4-PAM transmitter는 전압 output 대신 전류 output을 생성하며 이로 인해 driver의 switching time이 빨라져서 더 높은 속도의 transmitter를 구현할 수 있었다. $2^5-1$ pseudo-random bit sequence (PRBS) 생성기는 built-in self test (BIST)를 하기 위해 on-chip으로 설계되었다. 본 연구는 동부 하이텍 $0.18{\mu}m$ CMOS 공정을 통하여 설계되었으며 1.8 V supply voltage에서 eye 크기가 160 mV 이고 최대 동작 속도는 8 Gb/s이다. 칩 전체 면적은 $0.7\times0.6mm^2$이며 전력 소모는 98 mW이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.415-417
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• 2003

본 논문에서는 유한 필드 GF(2$^{m}$ ) 상에서 A$B^2$연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. 제안한 구조는 디지트 크기를 적당히 선택했을 때, 비트-패러럴(bit-parallel) 구조에 비해 적은 하드웨어를 사용하고 비트-시리얼(bit-serial) 구조에 비해 빠르다 또한, 제안한 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=2 일 때 공간-시간 복잡도가 10.9% 적다.

• 전자공학회논문지SC
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• 제40권6호
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• pp.48-57
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• 2003

본 논문에서는 가산기 기반 분산연산방식(Adder-Based DA)과 bit-serial방식을 적용한 8×l ID-IDCT프로세서를 제안하였다. 하드웨어 소모를 줄이기 위해 bit-serial 방식을 적용하고 동작 속도의 향상을 위해 분산연산 방식을 적용한다. 또한 계수식의 변환을 통해 하드웨어 구현의 규칙성과 크기를 줄일 수 있으며 동작 클럭수를 줄이기 위해 부호 확장 처리 방식을 제안한다. 합성결과 게이트 수는 총 17,504개가 사용되었고 이중에서 부호 확장처리단은 전체 구조에서 20.6%를 사용하게 된다. 짝수, 홀수 부분에서는 기존의 계수표현에서 non-zero 비트가 130개가되지만, 제안한 방식을 적용한 짝수와 홀수 부분에서의 non-zero 비트는 각각 28개와 32개로 54% 줄일 수 있었다. 또한 부호 확장 처리단의 제안함으로써 처리율은 2배가 향상되었고 설계한 IDCT 프로세서는 100㎒에서 50Mpixels/s의 처리율을 나타내었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.49-54
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• 2008

유한체 연산 기반의 암호시스템에서 곱셈 연산은 가장 주된 연산부로 구성된다. 또한 곱셈기 설계 환경의 자원이 제약적인 경우 비트-직렬 구조가 많이 고려된다. 본 논문은 기존의 비트-직렬 곱셈기에 비하여 작은 시간 복잡도를 가지는 삼항 기약 다항식 기반의 유한체 고속 비트-직렬 곱셈기를 제안한다. 제안하는 두 가지 타입의 곱셈기는 기존의 곱셈기에 비하여 시간 복잡도면에서는 모두 효율적이고, Interleaved 곱셈기의 $m{\cdot}MUL+2m{\cdot}ADD$ 시간지연 보다 작은 $(m+1){\cdot}MUL+(m+1){\cdot}ADD$ 시간 지연만으로 수행이 가능하다. 따라서 확장체의 표수가 작은 타원곡선 암호 시스템, 페어링 기반의 암호시스템에서 고속 동작가능하며, 표수가 2 또는 3인 경우 기존의 곱셈기 보다 대략 2배 빠르게 동작한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.337-340
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• 2001

In this Paper, 3 digit-Serial multilier With 3 digit size of 32 is proposed, which has more advantages than the 193bit serial LFSR architecture. We give a design example for the irreducible trinomials $x^{193}$＋ $x^{15＋1}$. In hardware implementations, it is often desirable to use the irreducible trinomial equations. The proposed multiplier is verified with a VHDL description using an elliptic curve addition. The measured results show that the proposed multiplier is 0.3 times smaller than the bit-serial LFSR multiplier..