• 전자공학회논문지B
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• 제30B권2호
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• pp.44-50
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• 1993

In this paper, we will present an array processor for implementation of digital neural networks. Back-propagation model can be formulated as a consecutive matrix-vector multiplication problem with some prespecified thresholding operation. This operation procedure is suited for the design of an array processor, because it can be recursively and repeatedly executed. Systolic array circuit architecture with Residue Number System is suggested to realize the efficient arithmetic circuit for matrix-vector multiplication and compute sigmoid function. The proposed design method would expect to adopt for the application field of neural networks, because it can be realized to currently developed VLSI technology.

• Journal of the Korean Data and Information Science Society
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• 제13권2호
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• pp.209-216
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• 2002

In this paper, we introduce a concept of (H)-property which generalize that of increasing(decreasing) property of binary operation. We also treat some works related to operations on fuzzy numbers and generalize earlier results of Kawaguchi and Da-te(1994).

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 2004년도 춘계공동학술대회 논문집
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• pp.181-184
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• 2004

This study proposes two utilization ways of Saaty's compatibility metric to an entire hierarchy: (a) composite mode of all priorities and compatibility indices pertaining to a hierarchy, (b) arithmetic mean of compatibility indices along the hierarchy levels using a reduced elementwise operation of two eigenvectors.

• 한국정보과학회논문지:시스템및이론
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• 제28권10호
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• pp.520-529
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• 2001

캐리-세이브 가산기(CSA)는 빠른 수행과 작은 면적을 가지는 연산 하드웨어 구현에서 가장 효과적으로 사용되는 연산 셀들 중의 하나이다. 현재 CSA 적용기술의 근복적인 약점을 그 적용이 덧셈식으로 직접 변환되는 부분에 해당되는 회로에만 가능하다는 것이다. 이러한 제한점을 극복하기위하여, 우리는 새로운 몇가지 CSA 변환 기법들을 제안한다. 구체적으로 멀티플렉서를 포함한 연산에서의 CSA 변환, 다수 회로를 포함한 연산에서의 CSA 변환, 곱셈 연산을 내포한 연산에서의 CSA 변화를 제안한다. 또한 이러한 기법들을 실제의회로 합성에서 효과적으로 적용하는 통합 알고리즘을 제안한다. 우리는 다양한 실험을 통하여 제시된 기법들에 기반한 우리의 알고리즘의 기존의 CSA 방법들과 비교하여 실제적인 회로 합성에서 매우 효율적임을 보인다.

• Progress in Superconductivity
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• 제7권2호
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• pp.109-113
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• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1891-1898
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• 2013

3차원 그래픽 API인 OpenGL과 Direct3D를 효율적으로 처리하기 위해 sine, cosine, 역수, 역제곱근, 지수 및 로그 연산을 처리하는 부동소수점 연산회로를 설계하였다. 고속 연산과 2 ulp 보다 작은 오차를 만족시키기 위해 2차 최대최소 근사 방식과 테이블 룩업 방식을 사용하였다. 설계된 회로는 65nm CMOS 표준 셀 조건에서 2.3-ns의 최대 지연시간을 갖고 있으며, 약 23,300 게이트로 구성된다. 최대 400 MFLOPS의 연산 성능과 높은 정밀도로, 설계한 연산회로는 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다.

• 한국초등수학교육학회지
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• 제19권4호
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• pp.501-525
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• 2015

본 논문은 2009 개정 교육과정 초등학교 3학년 수학 교과서와 익힘책에 제시된 곱셈과 나눗셈 문장제를 유형별로 분석하고, 초등학교 4학년 학생을 대상으로 문장제 유형에 따른 문제해결능력을 살펴봄으로써 곱셈과 나눗셈 문장제의 효율적인 지도 방안을 생각해보기 위한 것이다. 이를 위해 먼저 초등학교 3학년 수학 교과서와 익힘책에 제시된 자연수의 곱셈 문장제를 동수누가, 비율, 비교, 정렬, 조합의 5가지 의미 유형으로, 나눗셈은 등분제와 포함제의 2가지 유형으로 구분하여 살펴보았다. 이와 함께 곱셈과 나눗셈 문장제에서 미지수의 위치에 따라 처음량, 변화량, 결과량을 묻는 문장제의 구문 유형에 대해서도 살펴보았다. 그런 다음 4학년 학생을 대상으로 문장제 문제해결능력 검사 도구를 개발하였는데, 앞서 분석한 곱셈과 나눗셈의 문장제 유형을 의미와 구문으로 나누어 2차례의 검사를 실시하여 정답률과 학생들의 오답 반응 등을 분석하였다. 분석 결과 곱셈은 동수누가에서의 정답률이 높게 나온 반면 나눗셈의 경우 포함제와 등분제에서 차이를 보이지 않았는데, 이는 교과서의 문제 유형 분포와 상관관계를 보임을 알 수 있다. 이러한 논의를 바탕으로 곱셈과 나눗셈 문장제의 효과적인 지도와 학생들의 문장제 문제해결능력을 향상시키기 위해 다양한 유형의 문장제를 제시할 필요가 있음을 제안하고 있다.

• 정보과학회지
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• 제1권1호
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• pp.75-79
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• 1983

現代 컴퓨터의 연산장치(Arithmetic unit)의 design을 하는데 있어서 가장 중요하게 요구점점되는 點은 계산의 속도(Computational speed)와 計算의 정확성 (Computational accuracy)이라고 보겠다. 여기서는 정보처리기(Information processor)로서 또는 非數理的인 연산(Non-numeric operation)을 위한 도구로서 보다는 數理的 연산(Arithmetic)을 수행하는 도구로서의 컴퓨터 연산에 限해서만 論하고자 한다. 대개의 경우 기계를 고안하는 사람들은 계사의 속도에 對해서는 특별한 관심을 갖고 그러한 목적에 맞는 기계를 만들어 낼려고 하지만 數値의 정 확성(Numerical accuracy)에 對해서ㅡ 등한시했던 경우가 많았다고 보겠다. 그러 나 이 두 條件 즉 빠른 속도 틀림없는 정확성을 同時에 충족 시키고자 하는 것이 기계 고안자들의 理想 목포가 되는 것은 사시링다. 여기에 수반도는 문제는 제작 비를 고려하지 않을 수 없다는 것이다. 정화하고 빠른 operation을 할 수 있는 기 계는 너무 비싼 제작비가 들기 때문에 사용목적에 적절하게 두 문제를 절충하여 고려하는 것이 일반적이라 하겠다. 初期의 컴퓨터는 한 Word(Computer Word)로 서 36개의 bit를 사용한 것이 많았다고 본다. 그러나 1961년 4月 Tennessee에서 Oak Riage National Laboratory와 The Society for Industril and Applied Mathematics 후원하에 일주일에 걸친 국제회의가 열렸었는데 거기 모인 거의 모 든 學者들이 앞으로의 과학 연구용 컴퓨터(Scientific Computer)의 한 Word의 길 이는 적어도 48bit 이상으로 증가시켜야 된다는데 의견을 모았었다고 한다. 이제 rounding error의 성향(begavior)을 알아보기 위한 간단한 例를 들어 봄으로써 이 글을 쓰는 동기으 일면을 대신하고자 한다.

• 한국정보통신학회논문지
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• 제12권10호
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• pp.1794-1800
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• 2008

본 논문에서는 PLA를 사용하여 디지털논리 스위칭함수를 효과적으로 구성하는 방법을 제안하였다. 제안한 방법은 먼저 포스트 대수를 기반으로 MIN 대수연산과 MAX 대수연산을 제안하였고, 이를 구현하기 위해 T-gate에 대해 논의하였다. 그리고 PLA의 기본 회로인 MIN 배열, MAX 배열과 리터럴에 대해 논의하였다. PLA를 사용하여 디지털논리스위칭함수를 설계하기 위해 변수분할, 모듈러 구조, 리터럴 생성기, 복호기와 인버터를 제안하였다. 제안한 방법은 좀 더 콤펙트하고 확장성이 용이하다.

• 제어로봇시스템학회논문지
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• 제18권12호
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• pp.1079-1085
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• 2012

For precise motion control, S-curve velocity profile is generally used but it has disadvantage of relatively long calculation time for floating-point arithmetics. In this paper, we present a new generating method for velocity profile to reduce delay time of profile generation so that it overcomes such disadvantage and enhances the efficiency of precise motion control. In this approach, the velocity profile is designed based on the gamma correction expression that is generally used in image processing to obtain a smoother movement without any critical jerk. The proposed velocity profile is designed to support both T-curve and S-curve velocity profile. It can generate precise profile by adding an offset to the velocity profile with decimals under floating point that are not counted during gamma correction arithmetic operation. As a result, the operation time is saved and the efficiency is improved. The proposed method is compared with the existing method that generates velocity profile using ring buffer on a 8-bit low-cost MCU. The result shows that the proposed method has no delay in generating driving profile with good accuracy of each cycle velocity. The significance of the proposed method lies in reduction of the operation time without degrading the motion accuracy. Generated driving signal also shows to verify effectiveness of the proposed method.