• 전기전자학회논문지
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• 제13권1호
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• pp.41-48
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• 2009

본 논문은 고성능 이미지 센서인 CCD 시스템에서 전체 시스템의 성능을 좌우하는 아날로그 프론트 엔드(analog-front end, AFE)를 영상신호처리 유닛과 함께 SoC로써 구현한 설계에 관한 것이다. 데이터의 전송속도가 빨라짐에 따라 데이터 샘플링의 불확실성을 낮추었으며, $0{\sim}36\;dB$의 높은 이득을 가지는 지수함수적인 가변 이득단의 대역폭을 구현하기 위한 구조 및 증폭기의 정밀도를 높이기 위한 기생 커패시턴스에 둔감한 커패시터 배열을 개발하였다. 또한, 블랙-레벨 상쇄를 위한 아날로그 및 디지털 영역에서의 이중 블랙 레벨 상쇄를 효과적으로 구현하였다. 제안된 구조를 $0.35-{\mu}m$ CMOS 공정으로 구현하였으며, 10-bit 해상도의 전체 CCD 카메라 시스템에 적용하여 그 동작을 검증하였다. 제안한 AFE는 3.3 V 공급전압 및 15 MHz의 데이터 전송속도에서 80 mA를 소모하였다.

• 한국산학기술학회논문지
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• 제15권4호
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• pp.2217-2224
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• 2014

본 논문은 의료용 아날로그 프론트 앤드(analog front end; AFE)를 이용하여 12채널 심전도를 측정하고 신호 분석을 통해 부정맥을 판단할 수 있는 시스템 개발에 관한 논문이다. 최근 국내 급성 심정지 발생이 증가하고 있으며 이에 원인이 되는 부정맥을 진단할 수 있는 시스템의 필요성이 증가하고 있다. 기존의 12채널 심전도 시스템은 회로 구성이 복잡하고 큰 부피를 차지하는 단점이 있으며 이를 개선하기 위해 본 논문에서는 의료용 AFE와 부정맥을 판단 할 수 있는 알고리즘 및 신호 처리를 위한 DSP로 시스템을 구성하였다. 추가적으로 12채널 심전도의 파형 관찰과 부정맥 판별 결과를 7인치 LCD를 통해 출력하며 터치 패널을 통해 사용자 입력을 받는다. 본 논문에서 구현된 시스템을 검증하기 위해 심전도 시뮬레이터의 출력 신호(정상 신호/부정맥 신호)에 대한 판별 테스트와 부정맥 알고리즘을 임베디드 환경에 적용하기 위한 최적화 과정의 성능 평가를 진행하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.129-140
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• 2017

In this paper, a $4{\times}32$-channel neural recording system capable of acquiring neural signals is introduced. Four 32-channel neural recording ICs, complex programmable logic devices (CPLDs), a micro controller unit (MCU) with USB interface, and a PC are used. Each neural recording IC, implemented in $0.18{\mu}m$ CMOS technology, includes 32 channels of analog front-ends (AFEs), a 32-to-1 analog multiplexer, and an analog-to-digital converter (ADC). The mid-band gain of the AFE is adjustable in four steps, and have a tunable bandwidth. The AFE has a mid-band gain of 54.5 dB to 65.7 dB and a bandwidth of 35.3 Hz to 5.8 kHz. The high-pass cutoff frequency of the AFE varies from 18.6 Hz to 154.7 Hz. The input-referred noise (IRN) of the AFE is $10.2{\mu}V_{rms}$. A high-resolution, low-power ADC with a high conversion speed achieves a signal-to-noise and distortion ratio (SNDR) of 50.63 dB and a spurious-free dynamic range (SFDR) of 63.88 dB, at a sampling-rate of 2.5 MS/s. The effectiveness of our neural recording system is validated in in-vivo recording of the primary somatosensory cortex of a rat.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.67-72
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• 2015

For the development of UFS device test system, M-PHY specifications should be matched with MIPI-standard which is analog signal protocol. In this paper, the implementation methodology and hardware structure for the M-PHY AFE (Analog Front End) Block was suggested that it can be implemented using universal components without ASIC process. The testing procedure has a jitter problem so to solve the problems we using ASIC process, normally but the ASIC process needs a lot of developing cost making the UFS device test system. In is paper, the suggestion was verified by the output signal which was compared to the MIPI-standard on the Prototype-board using universal components. The board was reduced the jitter on the condition of HS-TX and 5.824 Gbps Mode in SerDes (Serialize-deserializer). Finally, the suggestion and developed AFE block have a useful better than ASIC process on developing costs of the industrial UFS device test system.

• 전기전자학회논문지
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• 제14권1호
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• pp.8-16
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• 2010

본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1141-1144
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• 2003

For proper communication with various types of IC-Card, multiple IC-Card interface complying with the IC-Card standard (ISO7816) is embedded and realized as a peripheral on the 32-bit RISC based system-on-a-chip. It provides the generation of either 3.3V or 5V power supply for the operation of the inserted IC-Card as well. IC-Card interface is divided into an analog front-end (AFE) and a digital back-end (DBE). The embedded DC-DC converters suitable for driving IC-Cards are incorporated in the AFE. The chip design for multiple IC-Card interface is implemented on a standard 0.35${\mu}{\textrm}{m}$ triple-metal double-poly CMOS process and is packaged in a 352-pin plastic ball grid array (PBGA). The total gate count is about 400,000, excluding the internal memory. Die area is 7890${\mu}{\textrm}{m}$ $\times$ 7890${\mu}{\textrm}{m}$.

• 전기전자학회논문지
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• 제15권4호
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• pp.324-329
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• 2011

휴대 기기가 고기능화, 다기능화 됨에 따라 다양한 멀티미디어 기능이 요구되면서 배터리를 보다 장시간 이용하면서 더 높은 전력과 에너지가 요구되고 있다. 이에 따라 여러 개의 리튬이온 cell을 연결한 배터리팩이 많이 사용되고 있다. 2개 이상의 cell로 구성된 리튬이온 배터리를 안전하게 사용하기 위해서는 과전압 및 과전류, 고온으로 부터 보호해야 됨은 물론, 수명을 연장하기 위해서 각 cell의 전압을 같게 유지시켜주는 balancing 기능이 반드시 요구된다. 본 논문에서 제안한 IC는 모바일 기기뿐만 아니라 E-bike, 하이브리드 자동차, 전기 자동차 분야에도 적용 가능할 것으로 예상되며, 국내 PMIC 발전에 기여할 것으로 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.579-587
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• 2014

This paper presents a variable gain amplifier (VGA) for an analog front-end (AFE) of ultrasound medical imaging. This VGA has a closed-loop topology and shows a 37-dB-linear characteristic with a single-stage amplifier. It consists of an op-amp, a non-binary-weighted capacitor array, and a gain-control block. This non-binary-weighted capacitor array reduces the required number of capacitors and the complexity of the gain-control block. The VGA has been fabricated in a 0.35-mm CMOS process. This work gives the largest gain range of 37 dB per stage, the largest P1 dB of 9.5 dBm at the 3.3-V among the recent VGA circuits available in the literature. The voltage gain is controlled in the range of [-10, 27] dB in a linear-in-dB scale with 16 steps by a 4-bit digital code. The VGA has a bandpass characteristic with a passband of [20 kHz, 8 MHz].

• 한국통신학회논문지
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• 제27권12C호
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• pp.1282-1287
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• 2002

본 논문에서는 가정 내의 전화선을 이용한 홈 네트워크 기술인 10Mbps HomePNA(Home Phoneline Networking Alliance) 20 PHY 회로의 설계 및 그에 대한 검증방법을 보여 준다. HomePNA 2.0 PHY 회로는 MII(Media Independent Interface)와 AFE 인터페이스에 의해 외부와 연결된다. 설계된 10Mbps HomePNA 2.0 PHY의 회로의 전체 구조는 Management block IEEE 802.3 CSMA/CD MAC(Media Access Control) block, 변조 및 복조 block으로 크게 구성된다. 설계된 회로는 프로토타입 FPGA PCB 보드를 이용하여 검증하였다. 또한, Linux 기반의 드라이버 프로그램을 개발하여 HomePNA 프레임 데이터 전송의 기본적인 동작을 확인하였으며, HomePNA 2.0 링크 계층 프로토콜의 RNCF(Rate Negotiation Control Function)에 의하여 전송속도의 변화를 확인하였다.

• 정보와 통신
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• 제14권3호
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• pp.75-86
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• 1997

현재 확산대역(Spread Spectrum) 사용을 위해 미국 FCC에서 허가한 band는 902-928 MHz, 2400-2483.5 MHz, 5725-5850 MHz ISM(Industrial Science Medical)이다. 본 연구에서는 902-928 MHz ISM band 에서 디지털 코드없는 전화기 시스템의 공용을 검토하였다. 본고는 디지털 코드없는 전화기 Base-Set(BS)과 2개의 Hand-set(HS)를 지원가능한 Feature & Capability, System Specification, 제품 시스템 디자인을 담고 있다.