• 한국정보통신학회논문지
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• 제25권3호
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• pp.419-426
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• 2021

NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.161-166
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• 2008

본 논문에서는 유한체 GF($2^m$)상의 다항식 기저를 이용한 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 MSD(Most Significant Digit) 우선 곱셈 알고리즘에 기반하며, 연속적인 입력 데이터에 대해 "m/D" 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연시간을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 높은 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.

• 대한전자공학회논문지
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• 제25권10호
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• pp.1216-1224
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• 1988

本 論文에서는 多値論理 函數를 계산하기 위해 GF ($2^m$)上의 元素生成, 加算, 裵算 및 除算에 대한 알고리듬을 제시하고 이 알고리듬에 의한 加算과 裵算의 결과를 ROM 構造의 電流방식 CMOS 回路로 設計하였다. 제시된 황算 알고리듬은 GF ($2^m$)上에서 多値論理 函數의 계산에 있어서 표조사방법이나 유클리드 알고리듬이 要하는 많은 양의 계산을 決數 m의 증가에 관계없이 범용 컴퓨터를 이용해 비교적 용이하게 처리할 수 있다. 또한 제시한 ROM 構造의 電流방식 CMOS 回路로 대칭적 多値論理値表 回路設計에 적합하고 GF ($2^m$)上의 加算 및 裵算을 동시에 실현할 수 있다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.

• 정보보호학회논문지
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• 제18권3호
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• pp.9-21
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• 2008

본 논문에서는 "작은 워드 크기를 사용하는 센서모트에서는 GF$(2^m)$상의 partial XOR 곱셈연산이 저전력 마이크로프로세서에 의하여 효율적으로 지원되지 않기 때문에 GF$(2^m)$에 기반을 둔 타원곡선 암호시스템의 소프트웨어 구현은 비효율적이다"라는 일반적으로 인정된 의견을 검증한다. 비록 센서모트에서 GF$(2^m)$에 기반을 둔 몇 가지의 소프트웨어 구현은 있지만, 이것들의 성능은 센서네트워크에서 사용할 만큼 충분하지 못하다. 기존 구현들의 성능 저하는 유한체 곱셈과 감산 연산에서 발생하는 중복된 메모리 접근에서 기인한다. 따라서 본 논문에서는 유한체 곱셈과 감산과정에서 발생하는 불필요한 메모리 접근을 줄일 수 있는 몇 가지 방법을 제안한다. 제안한 방법을 통하여, GF$(2^{163})$상의 유한체 곱셈과 감산의 수행시간을 각각 21.1%와 24.7% 줄일 수 있으며 이것은 Elliptic Curve Digital Signature Algorithm (ECDSA)의 sign과 verify 연산 시간을 약 $15{\sim}19%$ 단축시킬 수 있다.

• 한국멀티미디어학회논문지
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• 제6권4호
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• pp.610-619
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• 2003

This paper presents a concept of cellular automata and a modular exponentiation algorithm and implementation of a basic EIGamal encryption by using cellular automata. Nowadays most of modular exponentiation algorithms are implemented by a linear feedback shift register(LFSR), but its structure has disadvantage which is difficult to implement an operation scheme when the basis is changed frequently The proposed algorithm based on a cellular automata in this paper can overcome this shortcomings, and can be effectively applied to the modular exponentiation algorithm by using the characteristic of the parallelism and flexibility of cellular automata. We also propose a new fast multiplier algorithm using the normal basis representation. A new multiplier algorithm based on normal basis is quite fast than the conventional algorithms using standard basis. This application is also applicable to construct operational structures such as multiplication, exponentiation and inversion algorithm for EIGamal cryptosystem.

• 전자공학회논문지SC
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• 제37권4호
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• pp.35-41
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• 2000

본 논문에서는 유한체 GF(2/sup m/)상에서 두 다항식의 승산 알고리즘을 제시하였다. 이 알고리즘은 반복적인 배열로 병렬 승산을 효과적으로 실현하며, 동일한 시간에 고속 동작을 실현한다. 제시된 승산기는 승산연산부와 mod연산부, 원시 기약다항식연산부로 구성하였다. 승산연산부는 멀티플렉서, X-OR게이트, AND게이트, MUX로 구성하였으며, mod연산부는 AND게이트, X-OR게이트로 구성하였다. 또한 본 논문에서 제시한 승산에는 효과적인 파이프형을 도입하였다. 도출된 모든 승산기는 고속 동작하며, 회로 복잡성이 감소한다. 셀들의 내부결선도는 VLSI 실현에 적합하도록 규칙적으로 구성되었다.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.1-10
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• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 전기전자학회논문지
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• 제25권1호
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• pp.174-179
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• 2021

에드워즈 곡선 Edwards25519와 Edwards448 상의 점 스칼라 곱셈(point scalar multiplication; PSM)을 지원하는 EdCC (Edwards curve cryptography) 코어를 설계하였다. 저면적 구현을 위해 워드 기반 몽고메리 곱셈 알고리듬을 기반으로 유한체 곱셈기를 설계하였으며, 나눗셈 연산 없이 점 연산을 구현하기 위해 확장 트위스티드 에드워즈 좌표계를 적용하였다. EdCC 코어를 100 MHz의 클록으로 합성한 결과, 24,073 등가 게이트와 11 kbit의 RAM으로 구현되었으며, 최대 동작 주파수는 285 MHz로 추정되었다. Edwards25519와 Edwards448 곡선 상의 PSM을 각각 초당 299회, 66회 연산하는 것으로 평가되었으며, 유사한 구조의 타원곡선 암호 코어에 비해 256 비트 PSM 연산에 소요되는 클록 사이클 수가 약 60 % 감소하여 연산 성능이 약 7.3 배 향상되었다.

• Industrial Engineering and Management Systems
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• 제3권1호
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• pp.1-11
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• 2004

This paper proposes a new algorithm for determining an optimal control input for production systems. In many production systems, completion time should be planned within the due dates by taking into account precedence constraints and processing times. To solve this problem, the max-plus algebra is an effective approach. The max-plus algebra is an algebraic system in which the max operation is addition and the plus operation is multiplication, and similar operation rules to conventional algebra are followed. Utilizing the max-plus algebra, constraints of the system are expressed in an analogous way to the state-space description in modern control theory. Nevertheless, the formulation of a system is currently performed manually, which is very inefficient when applied to practical systems. Hence, in this paper, we propose a new algorithm for deriving a state-space description and determining an optimal control input with several constraint matrices and parameter vectors. Furthermore, the effectiveness of this proposed algorithm is verified through execution examples.