• 전기전자학회논문지
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• 제23권3호
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• pp.878-882
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• 2019

XOR(exclusive-OR)-XNOR(exclusive NOR) 회로는 고 성능 산술 연산에 필요한 4-2 압축 회로(4-2 compressor)의 기본 구성 요소이다. 본 논문에서는 에너지 효율이 우수한 XOR-XNOR 회로를 제안한다. 제안한 회로는 임계 경로의 내부 기생 캐패시턴스를 감소시켜 전파 지연 시간을 감소시켰으며, 모든 입력 조합의 경우에 완벽한 출력 값을 가지며 8개의 트랜지스터로 설계되었다. 기존 회로와 비교하여 제안한 회로는 전파 지연 시간이 14.5% 감소하였으며, 전력 소모는 1.7% 증가하였다. 따라서 전력 소모와 지연 시간의 곱 (power-delay product: PDP)과 에너지와 지연 시간의 곱 (energy-delay product: EDP) 각각 13.1%, 26.0% 감소하였다. 제안한 회로는 0.18um CMOS 표준공정을 이용하여 설계하였으며 SPICE 시뮬레이션을 통해 타당성을 입증하였다.

• 한국전자통신학회논문지
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• 제17권2호
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• pp.351-356
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• 2022

The parity function can be implemented with XOR (exclusive-OR) and XNOR (exclusive NOR) circuit. In this paper we propose a high performance XOR-XNOR circuit. The proposed circuitreduced the internal load capacitance on critical path and implemented with 8 transistors. The circuit produces a perfect output signals for all input combinations. Compared with the previous circuits, the proposed circuit presents the improved characteristics in average propagation delay time, power dissipation, power-delay product (PDP), and energy-delay-product (EDP). The proposed circuits are implemented with standard CMOS 0.18um technology. Computer simulations using SPICE show that the proposed circuit realizes the expected logic functions and achieves a reasonable performance.

• 전자공학회논문지
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• 제50권8호
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• pp.136-142
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• 2013

DDR4와 같은 고속동작을 위한 메모리 제품에서, 데이타의 신뢰도 증가를 위해 CRC 기능이 추가되었다. 기존의 CRC 방식은 많은 부가회로 면적과 지연시간이 요구되기 때문에 고속동작의 메모리 제품에서 CRC 계산을 위한 내부 타이밍 마진의 부족현상이 증가한다. 따라서 본 논문에서는 이러한 문제를 해결할 수 있도록 matrix형 CRC 방법을 제시하고 CRC 계산을 빠르게 할 수 있는 XOR/XNOR 게이트를 제시하였다. matrix형 CRC는 모든 홀수 비트오류를 검출 가능하며, 4의 배수비트 오류를 제외한 짝수비트오류도 검출가능하다. 또한 단일오류(single error)에 대해서는 오류 정정이 가능하여 메모리 제품과 시스템간의 CRC 오류로 인한 데이터 재 전송의 부하를 감소시킬 수 있다. 또한 기존 방식대비 부가회로면적을 57% 개선할 수 있다. 제안한 XOR/XNOR는 6개의 TR.(트랜지스터)로 구성하였으며, 기존의 CRC 대비 35%의 면적 오버헤드를 감소시킬 수 있으며, 50%의 게이트 지연을 감소시킬 수 있다.

• 한국정보전자통신기술학회논문지
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• 제12권6호
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• pp.567-572
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• 2019

본 논문에서는 이진영상과 이진커널을 사용하여 컨볼루션, 풀링, ReLU 연산을 수행하는 이진 CNN 연산 알고리즘을 제안한다. 256 그레이스케일 영상을 8개의 비트평면으로 분해하고, -1과 1로 구성되는 이진커널을 사용하는 방법이다. 이진영상과 이진커널의 컨볼루션 연산은 가산과 감산으로 수행한다. 논리적으로는 XNOR 연산과 비교기로 구성되는 이진연산 알고리즘이다. ReLU와 풀링 연산은 각각 XNOR와 OR 논리연산으로 수행한다. 본 논문에서 제안한 알고리즘의 유용성을 증명하기 위한 실험을 통해, CNN 연산을 이진 논리연산으로 변환하여 수행할 수 있음을 확인한다. 이진 CNN 알고리즘은 컴퓨팅 파워가 약한 시스템에서도 딥러닝을 구현할 수 있는 알고리즘으로 스마트 폰, 지능형 CCTV, IoT 시스템, 자율주행 자동차 등의 임베디드 시스템에서 다양하게 적용될 수 있는 시스템이다.

• 한국정보전자통신기술학회논문지
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• 제14권2호
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• pp.109-114
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• 2021

네트워크 환경에서 다양한 사용자가 증가하면서 송수신되는 민감한 비밀 정보를 공격자로부터 보호하는 것은 어렵다. 이미지에 비트화된 비밀 자료를 LSB 기법으로 은닉하는 것은 공격에 매우 취약할 수 있다. 이를 해결하기 위해 암호화와 정보은닉이 결합하는 하이브리드 방법이 활용된다. 이용자가 비밀 메시지를 안전하게 보호하고, 비밀 통신을 구현하기 위한 효과적인 방법이 요구되고 있다. 즉, 이미지 품질을 보장하기 위해 보안성과 인식 불가능성을 향상시키기 위한 새로운 접근법이 필요하다. 이 논문에서 MSB와 LSB를 기반하여 커버 이미지에 한글 메시지를 은닉하는 LSB 스테가노 그래피 기법을 제안한다. 이때 한글을 초성, 중성, 종성으로 분리한 후, 비밀 자료는 선택된 MSB에 따라 Exclusive-OR 혹은 Exclusive-NOR 연산을 적용한다. 또한 계산된 비밀 자료는 피보나치 기법에 의해 변환된 커버 이미지의 LSB n개 비트에 은닉한다. 적용된 결과의 효율성을 확인하기 위해 PSNR을 이용하였다. 허용되는 결과로서 적합한 41.517(dB)가 확인되었다.

• 전자공학회논문지SC
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• 제38권2호
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• pp.50-55
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• 2001

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.273-274
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• 2014

4-2 압축기는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 압축기의 구조를 제안한다. 제안한 구조는 최적화된 XOR-XNOR와 MUX로 구성된다 이 구조는 기존의 구조에 비해 신호 전달시간이 감소하여 고속 연산이 가능한 장점을 갖는다.

• 한국인터넷방송통신학회논문지
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• 제10권6호
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• pp.201-208
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• 2010

고전적인 반복 해쉬함수는 다중 충돌 공격에 취약점을 가지고 있다. Gauravaram등은 일반적인 Merkle-Damgard Chain에 accumulation chain을 추가한 3C와 3C+ 해쉬함수를 제안하였다. 이 해쉬함수의 목표는 Joux의 일반적인 공격에 저항성을 갖도록 설계하는 것이다. 그러나 Joux's와 Tuma는 엄격하지 않다는 가정 하에서 다중 충돌 공격에 3C와 3C+ 스킴이 MD 스킴보다 안전성을 갖고 있지 않음을 보였다. 논문에서는 3C 해쉬함수의 안전성을 증대하기 위하여 accumulation chain에 메시지 블록 당 XOR와 XNOR연산을 효과적으로 사용하는 해쉬함수를 제안하였다. 이 방법은 Lucks의 이중 파이프 해쉬함수를 개선한 것이다. 또한, 제안한 이중 파이프 해쉬함수는 다중블록 충돌 공격, 고정점 공격, 그리고 원상공격에 저항성을 갖는다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.54-58
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• 2007

LTPS TFT의 개발과 성능 향상은 패널에 다양한 디지털 회로를 내장하는 SOP의 비약적 발전에 기여하였다. 본 논문에서는 일반적으로 적용되는 낮은 성능의 CMOS 논리게이트를 대체할 수 있는 전류모드 논리(CML) 게이트의 설계 방법을 소개한다. CML 인버터는 낮은 로직스윙, 빠른 응답 특성을 갖도록 설계할 수 있음을 보였으며 높은 소비전력의 단점도 동작 속도가 높아질수록 CMOS의 경우와 근사해졌다. 아울러 전류 구동능력을 키울 필요가 없는 까닭에 많은 수의 소자가 사용되지만 면적은 오히려 감소하는 것을 확인하였다. 특히 비반전 및 반전 출력이 동시에 생성되므로 noise immunity가 우수하다. 다수 입력을 갖는 NAND/AND 및 NOR/OR 게이트는 같은 회로에 입력신호를 바꾸어 구현할 수 있고 MUX와 XNOR/XOR 게이트도 같은 회로를 사용하여 구현할 수 있음을 보였다. 결론적으로 CML 게이트는 다양한 함수를 단순한 몇가지의 회로로 구성할 수 있으며 낮은 소비전력, 적은 면적, 개선된 동작속도 등을 동시에 추구할 수 있는 대안임을 확인하였다.

• 정보보호학회논문지
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• 제18권6A호
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• pp.17-25
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• 2008

차분 전력 분석 공격[8]은 암호시스템에 대한 강력한 부채널 공격 방법 중의 하나이며 마스킹 방법[10]은 이러한 차분전력 분석 공격에 대한 알고리즘적인 대응 기법의 하나로 잘 알려져 있다. 그러나 마스킹 방법을 산술 덧셈기와 같은 비선형 함수에 적용하는 것은 쉽지 않다. 본 논문은 이러한 마스킹 방법을 산술 덧셈기에 효율적으로 적용하는 새로운 방법을 제안한다. 이를 위해서 본 논문은 먼저 기본 논리 게이트 (AND, OR, NAND, NOR, XOR, XNOR, NOT)에 마스킹 방법을 적용하는 방법을 먼저 제안하고 이러한 기본 게이트들의 조합으로 산술 덧셈기를 구성함으로써 산술 덧셈기에 적용 가능한 새로운 마스킹 방법을 제시한다. 제안된 방법의 응용으로서 본 논문은 SEED 블록 암호 알고리즘과 SHA-1 해쉬 함수를 차분 전력 분석 공격에 안전하게 구현하는 방법과 그 상세한 하드웨어적인 구현 결과를 제시한다.