• 디지털콘텐츠학회 논문지
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• 제14권2호
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• pp.215-222
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• 2013

낸드 플래시 기반 SSD는 HDD와 비교하여 많은 장점을 가지고 있다. 하지만 임의 접근 쓰기 요청은 임의 접근 읽기 요청이나 연속 접급 쓰기와 읽기에 비하여 SSD의 접근성을 떨어뜨리고 수명을 단축시키는 문제점을 발생시킨다. 이런 문제점을 해결하기위해 SSD 내부에서는 낸드 플래시 메모리의 일부분을 로그 블록으로 관리하는 기법과 DRAM 혹은 비휘발성 메모리를 쓰기 버퍼로 관리하는 기법들이 제안되었다. 하지만 지금까지 로그 블록 관리와 쓰기 버퍼 관리는 다른 계층에서 연구되어왔다. 즉 로그블록 관리는 쓰기 버퍼의 상태를 고려하지 않았고 또한 쓰기 버퍼 관리 기법도 로그 블록의 상태를 고려하지 않았다. 본 논문에서는 처음으로 로그 블록과 쓰기 버퍼 사이의 관련성을 통해 두 계층의 통합관리의 필요성을 제시한다. 그리고 통합된 쓰기 버퍼 설계를 위해 세 가지 고려해야할 사항을 제공한다.

• 정보과학회 논문지
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• 제43권2호
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• pp.177-185
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• 2016

본 논문에서는 NVRAM과 DRAM으로 구성된 SSD의 쓰기 버퍼 구조 및 제안된 쓰기 버퍼 구조에 적합한 이중 쓰기 버퍼 알고리즘을 제안한다. 읽기/쓰기 작업이 혼합된 일반적인 워크로드에서 저장 장치의 성능을 향상시키기 위해서 읽기 작업에 의해 참조되는 페이지 또한 고려하였다. 그리고, NVRAM에 저장되는 쓰기 작업에 의해 참조된 페이지를 효율적으로 관리하여 낸드 플래시 메모리에서 발생하는 삭제 연산의 횟수를 감소시켜 SSD의 수명을 연장하였다. 우리는 실험을 통해 제안하는 쓰기 버퍼 알고리즘이 버퍼 적중률을 최대 116.51% 향상시켰으며, 낸드 플래시 메모리에서의 삭제 연산의 횟수를 최대 56.66% 감소시킬 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.262-269
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• 2005

Semiconductor scientists and engineers ideally desire the faster but the cheaper non-volatile memory devices. In practice, no single device satisfies this desire because a faster device is expensive and a cheaper is slow. Therefore, in this paper, we use heterogeneous non-volatile memories and construct an efficient hierarchy for them. First, a small RAM device (e.g., MRAM, FRAM, and PRAM) is used as a write buffer of flash memory devices. Since the buffer is faster and does not have an erase operation, write can be done quickly in the buffer, making the write latency short. Also, if a write is requested to a data stored in the buffer, the write is directly processed in the buffer, reducing one write operation to flash storages. Second, we use many types of flash memories (e.g., SLC and MLC flash memories) in order to reduce the overall storage cost. Specifically, write requests are classified into two types, hot and cold, where hot data is vulnerable to be modified in the near future. Only hot data is stored in the faster SLC flash, while the cold is kept in slower MLC flash or NOR flash. The evaluation results show that the proposed hierarchy is effective at improving the access time of flash memory storages in a cost-effective manner thanks to the locality in memory accesses.

• 한국컴퓨터정보학회논문지
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• 제16권10호
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• pp.1-10
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• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

• 한국컴퓨터정보학회논문지
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• 제24권7호
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• pp.1-8
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• 2019

Recently, an SSD with hybrid buffer memories is actively researching to reduce the overall latency in server computing systems. However, existing hybrid buffer policies caused many swapping operations in pages because it did not consider the overall latency such as read/write operations of flash chips in the SSD. This paper proposes the clock with hybrid buffer memories (CLOCK-HBM) for a new hybrid buffer policy in the SSD with server computing systems. The CLOCK-HBM constructs new policies based on unique characteristics in both DRAM buffer and NVMs buffer for reducing the number of swapping operations in the SSD. In experimental results, the CLOCK-HBM reduced the number of swapping operations in the SSD by 43.5% on average, compared with LRU, CLOCK, and CLOCK-DNV.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.407-415
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• 1996

본 논문에서는 프레임 버퍼 액세스 대역폭을 개선하는 두 가지 방안을 제안한다. 첫째 방안은 래스터라이저내에 Span Z Buffer와 Z ＆ Color Buffer를 가지는 SBUFRE라 불리어지는 새로운 래스터라이저이고, 두 번째 방안은 DRAM 내부에 Z값 비교기를 갖는 ZDRAM이다. 이들 방안은 읽기-수정-쓰기 Z 버퍼 비교를 단지 쓰기 동작만으로 바꾸어 주므로 프레임 버퍼 액세스 대역폭을 약 50% 정도 개선한다.

• 대한임베디드공학회논문지
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• 제13권3호
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• pp.151-160
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• 2018

NAND flash memories have the advantages of fast access speed, high density and low power consumption, thus they have increasing demand in embedded system and mobile environment. Despite the low power and fast speed gains of NAND flash memory, DRAM disk buffers were used because of the performance load and limited durability of NAND flash cell. However, DRAM disk buffers are not suitable for limited energy environments due to their high static energy consumption. In this paper, we propose WAP-LRU (Write pattern Analysis based Placement by LRU) hybrid disk buffer management policy. Our policy designates the buffer location in the hybrid memory by analyzing write pattern of the workloads to check the continuity of the page operations. In our simulation, WAP-LRU increased the lifetime of NAND flash memory by reducing the number of garbage collections by 63.1% on average. In addition, energy consumption is reduced by an average of 53.4% compared to DRAM disk buffers.

• ETRI Journal
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• 제37권1호
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• pp.147-156
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• 2015

A typical solid-state drive contains several independent channels that can be operated in parallel. To exploit this channel-level parallelism, a variety of works proposed to split consecutive write sequences into small segments and schedule them to different channels. This scheme exploits the parallelism but breaks the spatial locality of write traffic; thus, it is able to significantly degrade the efficiency of garbage collection. This paper proposes a channel-aware write reordering (CAWR) mechanism to schedule write requests to different channels more intelligently. The novel mechanism encapsulates correlated pages into a cluster beforehand. All pages belonging to a cluster are scheduled to the same channels to exploit spatial locality, while different clusters are scheduled to different channels to exploit the parallelism. As CAWR covers both garbage collection and I/O performance, it outperforms existing schemes significantly. Trace-driven simulation results demonstrate that the CAWR mechanism reduces the average response time by 26% on average and decreases the valid page copies by 10% on average, while achieving a similar hit ratio to that of existing mechanisms.

• 디지털콘텐츠학회 논문지
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• 제12권2호
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• pp.141-150
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• 2011

최근 다양한 기기에서 플래시 메모리 저장장치인 SSD가 활용되고 있다. SSD 기반 시스템에서 기존 하드 디스크 기반 버퍼 교체 알고리즘은 플래시 메모리의 특성을 고려하지 않고 이는 시스템의 성능 저하의 원인이 된다. 본 논문에서는 SSD의 특성을 고려하여 읽기 버퍼와 쓰기 버퍼를 분리하고 각각의 버퍼에 서로 다른 크기의 교체 단위와 서로 교체 알고리즘을 적용하는 ABM (Asymmetric Buffer Management) 정책을 제안한다. 추가적으로 제안한 정책을 보완하기 위해 쓰기 교체 지연 정책, 동적 크기 적응화 알고리즘을 적용하였다. 제안한 ABM 정책은 효과적으로 성능을 향상시키는 것으로 나타났으며, 특히 여러 알고리즘 중 가장 성능이 좋은 ABM-LRU-CLC의 경우 기존의 LRU에 비해 최대 32% 성능이 향상되는 것으로 나타났다.