• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권3호
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• pp.336-343
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• 2002

오늘날 무선망의 출현으로 기존의 인터넷 환경은 유/무선이 통합된 단일 망으로 변화하고 있다. 그러나 현재 TCP는 전송상의 모든 패킷 손실을 혼잡으로 인한 손실로 판단하여 혼잡 윈도우를 줄이는 등의 혼잡 제어 메커니즘을 호출한다. 이것을 무선 구간에 적용시켰을 때 핸드오프나 비트 에러로 인한 패킷 손실이 발생할 때조차 혼잡으로 인한 패킷 손실로 판단하여 혼잡 윈도우를 줄이기 때문에 종단간 TCP 처리량을 저하시킨다. 본 논문에서는 이러한 문제들을 해결하기 위해 기존의 유선 망에서 혼잡 제어 메커니즘으로 사용되던 ECN(Explicit Congestion Notification)을 확장하여 무선 링크 상에서의 TCP 성능을 제어하는 기법을 제시한다. 이것은 패킷 손실이 혼잡에 의한 것인지, 무선 링크 구간에서 비트 에러 또는 핸드오프에 의한 것인지를 구분하는 기법으로 유/무선이 통합된 망에서 혼잡이 발생할 때만 혼잡 제어 메커니즘을 호출하도록 하는 기법이다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1995년도 추계학술대회 논문집
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• pp.1071-1074
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• 1995

This paper proposes two directional bending actator using three link, two shape memory alloys(SMA) of coil-type springs and two guide wires. By the heating of two SMA springs sequentially, the bending and stretching of the actuator is possible. Bending angle, force and repeated bending motion of actuator were measured and characterized. The performance of the actuator has been characterized for the possible application for catheter.

• 전자공학회논문지C
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• 제36C권11호
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• pp.64-74
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• 1999

본 논문에서는 연결 에지 추가 기법을 이용하여 주어진 클락 스큐를 만족시키면서 동시에 총 배선 길이를 증가시키지 않는 새로운 클락 배선 최적화 알고리즘을 제안한다. 고속의 동기식 집적 회로에서는 클락 스큐가 회로의 속도를 제한하는 주된 요소로 작용하므로 성능의 향상을 위해서는 클락 스큐를 최소화해야 한다. 일반적으로 클락 스큐를 최소화하면 총 배선 길이가 증가하므로 오동작하지 않는 클락 스큐 범위 내에서 클락 배선을 수행한다. 이를 이용하여 본 논문에서는 제로 스큐 트리에 연결 점 이동 방법을 적용하여 총 배선길이와 지연 시간을 감소시킨다. 제안하는 알고리즘은 클락 트리의 두 노드 사이에 연결 에지를 추가하여 일반적인 그래프 형태의 클락 토폴로지를 구성하여 주어진 클락 스큐 범위를 만족시키고 동시에 총 배선장의 증가를 억제한다. 연결 에지를 구성하는 두 노드를 선택하기 위한 새로운 비용 함수를 고안하였다. 클락 트리 상에서 지연 시간의 차이가 크면서 거리가 가까운 두 노드를 연결함으로서 싱크 사이의 지연 시간의 차를 감소시켜서 클락 스큐를 감소시킨다. 또한 클락 신호선의 지연 시간 최소화를 위하여 배선 토폴로지 설계 및 배선 폭 조절 알고리즘을 개발하였다. 본 논문에서 제안하는 알고리듬을 C 프로그램 언어로 구현하여 실험한 결과 주어진 스큐 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다

• 전자공학회논문지
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• 제53권8호
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• pp.49-58
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• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.

• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.383-390
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• 2008

Clock skew modeling is important in the performance evaluation and prediction of clock distribution network and it is one of the major constraints for high-speed operation of synchronous integrated circuits. In clock routing synthesis, it is necessary to reduce the clock skew under the specified skew bound, while minimizing the cost such as total wire length and delay. In this paper, a new efficient bounded clock skew routing method is described, which generalizes the well-known bounded skew tree method by allowing loops, i.e., link-edges can be inserted to a clock tree when they are beneficial to reduce the clock skew and/or the wire length. Furthermore, routing topology construction and wire sizing is used to reduce clock delay.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.832-841
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• 2016

The voltage-frequency island (VFI) design paradigm has strong potential for achieving high energy efficiency in communication centric manycore system-on-chip (SoC) design called network-on-chip (NoC). However, because of the diminished scaling of wire-dimension and supply voltage as well as threshold voltage in modern CMOS technology, the vulnerability to link failure in VFI NoC is becoming a crucial challenge. In this paper, we propose an energy-optimized topology generation technique for VFI NoC to cope with permanent link failures. Based on the energy consumption model, we exploit the on-chip communication traffic patterns and characteristics of link failures in the early design stage to accommodate diverse applications and architectures. Experimental results using a number of multimedia application benchmarks show the effectiveness of the proposed three-step custom topology generation method in terms of energy consumption and latency without any degradation in the fault coverage metric.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 추계학술대회 논문집
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• pp.111-112
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• 2013

The three-phase four-leg voltage source inverter (VSI) topology can be an interesting option for the three phase-four wire system. With an additional leg, this topology can handle the neutral current, hence the DC link capacitance can be reduced significantly. In this paper the three dimensional space vector modulation (3D SVM) in ${\alpha}{\beta}{\gamma}$ coordinates for the three-phase four-leg VSI is presented. By using the 3D SVM method, the DC link voltage can be reduced by 16% compared with the split DC link capacitor topology and the output distortion can also be reduced under the unbalanced load condition.

• 한국방사성폐기물학회:학술대회논문집
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• 한국방사성폐기물학회 2004년도 학술논문집
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• pp.306-315
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• 2004

MSM의 결점인 접근 지역의 제한을 극복하기 위해 차세대관리 공정장치 유지보수용 천장이동 서보 매니퓰레이터(Bridge Transported Servo Manipulator, BTSM) 시제품을 개발하였다. 시제품은 부분적으로 와이어 구동방식을 채택한 단일 팔 형태의 힘반영 마스터-슬레이브 서보 매니퓰레이터로 중량 및 규모에 비해 취급하중이 기존 마스터-슬레이브 서보 매니퓰레이터 보다 크다. 와이어 구동 메카니즘은 한 축이 움직일 때 다른 축도 영향을 받을 수 있다. 본 논문에서는 이의 현상을 극복하기 위해 와이어 길이 변화에 대한 관계식을 유도하였으며, 실험을 통해서 검증하였다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.724-730
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• 2017

항공우주분야 시스템의 네트워크 구현을 위해 고안된 스페이스와이어에는 네트워크의 시각 동기화를 위한 타임코드가 정의되어있다. 스페이스와이어 네트워크에서 타임코드가 링크를 통과할 때마다 14[bit-period]의 전송 지연과 최대값이 10[bit-period]인 전송 지터가 발생하며 이것은 시각 동기화 오차의 주요 원인이다. 본 논문은 스페이스와이어 표준에 정의되어 있는 타임코드를 확장하여 시각 동기화 성능을 개선하는 방법을 제안한다. 타임 마스터와 시각 동기화를 수행하는 노드들은 확장된 타임코드들을 이용하여 시각 정보가 전송되는 과정에서 발생한 전송 지연과 지터를 파악하고 이를 이용하여 시각 동기화 보정을 수행할 수 있다. 제안된 방법의 효과는 OMNeT++ 기반의 스페이스와이어 네트워크 시뮬레이션 환경을 이용하여 분석되었으며 그 결과 수 [bit-period] 이내의 오차로 시각 동기화가 가능하다는 것이 확인되었다. 제안된 방법은 소규모 스페이스와이어 네트워크 시스템에 적합하며 이전 연구 결과들에 비해 구현에 따른 비용 대비 매우 효과적인 성능 향상을 얻을 수 있다.

• 한국CDE학회논문집
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• 제15권5호
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• pp.383-392
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• 2010

The purpose of this study is to develop three Judo-doll systems for enhancement of Judo's performance. Traditional Judo training requires a human training partner. Unfortunately it is not always easy to find one. Multifunctional Judo-doll training system has therefore been developed, and is described here. The system consists of a dummy, a power generating mechanism, and kinematic links. The power-generating mechanism generates forces similar to those of a human, by adjusting deadweights and controlling powderbrake's forces. The powderbrake force is controlled by the microprocessor according to the exercise scenario. The kinetic links, which mimic a human training partner's motions, has been developed based on a $Vicon^{TM}$ system's analysis of the movement of human training partners. This mechanism whose name is "L link-wire" consists of L type links, wire, roller, and dead weight. This mechanism generates the force that leads the link to the neutral position regardless the link is pushed or pulled. The lifting mechanism that lifts the doll when the one-armed shoulder throw skill is applied is also developed. A 32-bit microprocessor controls the whole system; it reads the loadcell data, controls the electromagnetic force, and communicates with a PC via Bluetooth. The training history, including loadcell data, date, and training time, is stored in the PC for analysis. This training system can be used to enhance the Judo performance of any self training player.