• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.95-96
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• 2008

사회가 발전함에 따라 전력 수요는 기하급수적으로 증가한다. 늘어나는 전력 수요는 전압안정도 마진을 감소시키고 이는 대정전의 원인이 될 수도 있기 때문에 전력계통에서 전압유지 및 전압안정도 여유확보는 중요한 이슈가 된다. 무효전력은 전압과 큰 관련이 있기 때문에 전압유지 및 전압안정도 여유확보 방안으로써 가장 최우선적으로 고려되는 사항이 조상설비를 추가하는 것이다. 하지만 조상설비를 추가하기 위한 용지확보, 비용, 환경문제 등의 영향으로 인한 전원의 원격화, 편재화 그리고 부하의 수요집중화에 의한 송전설비의 장거리화와 대용량화가 진행되고 있으며 이와 같은 장거리 송전에 따라 계통손실의 증가와 수요지의 저전압문제가 발생하고 있다. 그러므로 전압안정도 마진을 고려하면서 조상설비를 적절하게 투입하는 것은 중요한 고려사항이다. 본 논문은 2007년 8월 EMS Peak 데이터를 시뮬레이션 해 조상설비를 투입함에 있어 최적의 위치와 용량을 산정하는 위한 방안을 제시한다. 이러한 조상설비 추가를 최소로 하는 경제적인 측면 뿐 아니라 전압 안정성 측면도 고려하기 위한 부하 scaling 기법을 적용해 전압안정도 여유를 확보하기 위한 방안을 추가한다. 또한 여러 가지 상정사고를 가정한 후 heuristic method를 적용해 조상설비 최적화를 수행하고 한전데이터를 근거로 추가할 조상설비의 가장 적절한 투입위치 및 용량을 산정해 제시한다.

• 대한전기학회논문지
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• 제45권3호
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• pp.358-364
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• 1996

Recently, much power demand from domestic power consumer is weakening the allowable power reserve margin in summer, especially at midday for one day due to a steep increase of air cooling loads such as air conditioner. Therefore solar airconditioning system can'be considered as one of the best remedies to meet the increase of peak power. Generally in solar air conditioning system, the diode rectifier is used to build up DC link voltage from AC source. The diode rectifier is simple and cheap but it brings out the problems of low power factor and plentiful harmonics at the AC source. Also It can derate the utilization rate of solar energy because the reverse of power flow cannot be made. Hence, in this paper to overcome the peak power problem in summer and to endure good AC input characteristics, solar air conditioning system using the PWM converter is proposed. As results, obtained are the characteristics of the PWM converter such as low distorted current waveform, high power factor and bidirectional power control. And also the stability of proposed system is verified by examining the dynamics of step load change and power reversal testing. (author). refs., figs., tabs.

• Transactions on Electrical and Electronic Materials
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• 제2권4호
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• pp.1-6
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• 2001

In this paper, a 1.5 V high-gain high-frequency CMOS complementary operational amplifier is presented. The input stage of op-amp is designed for supporting the constant transconductance on the Input stage by consisting of the parallel-connected rail-to-rail complementary differential pairs. And consisting of the class-AB rail-to-rail output stage using the concept of elementary shunt stage and the grounded-gate cascode compensation technique for improving the low PSRR which was a disadvantage in the general CMOS complementary input stage, the load dependence of open loop gain and the stability of op- amp on the output load are improved, and the high-gain high-frequency operation can be achieved. The designed op-amp operates perfectly on the complementary mode with the 180° phase conversion for a 1.5 V supply voltage, and shows the DC open loop gain of 84 dB, the phase margin of 65°, and the unity gain frequency of 20 MHz. In addition, the amplifier shows the 0.1 % settling time of .179 ㎲ for the positive step and 0.154 ㎲ for the negative step on the 100 mV small-signal step, respectively, and shows the total power dissipation of 8.93 mW.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.7-14
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• 2008

본 논문에서는 $1.0{\mu}m$ BCD 650V 공정을 이용하여 향상된 잡음 내성과 높은 전류 구동 능력을 갖는 고전압 구동 IC를 설계하였다. 설계된 고전압 구동 IC는 500kHz의 고속 동작이 가능하고, 입력 전압의 범위가 최대 650V이다. 설계된 IC에 내장된 상단 레벨 쉬프터는 잡음 보호회로와 슈미트 트리거를 포함하고 있으며 최대 50V/ns의 높은 dv/dt 잡음 내성을 가지고 있다. 또한 설계된 숏-펄스 생성회로가 있는 상단 레벨 쉬프터의 전력 소모는 기존 회로 대비 40% 이상 감소하였다. 이외에도 상 하단 파워 스위치의 동시 도통을 방지하는 보호회로와 구동부의 전원 전압을 감지하는 UVLO(Under Voltage Lock-Out) 회로를 내장하여 시스템의 안정도를 향상시켰다. 설계된 고전압 구동 IC의 특성 검증에는 Cadence사의 spectre 및 PSpice를 이용하였다.

• 조명전기설비학회논문지
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• 제16권2호
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• pp.45-53
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• 2002

본 논문은 두 지역 간에 직렬로 연결된 HVDC 연계시스템의 전력계통 안정화장치와 전력변환기의 적정 파라메터 선정기법을 다루었다. PSS파라메터 선정기법은 구하고자 하는 진상이 되도록 극좌표를 이동시키고, 충분한 댐핑을 얻도록 이득을 조절하는 고전적인 기법이다. 전력변환기의 적정 파라메터는 근궤적기법을 근거로 하여 기준 값의 변화와 시스템의 동요에 충분한 속응력과 안정도를 고려하여 산정한다. 이들 기법으로 구판 제정수로 소신호 및 과도안정도 분석결과는 사례연구시스템의 고유동요 주파수에 적절한 댐핑 효과를 보여주었다. 본 논문에서 사용한 프로그램은 MATLAB을 근거로 한 PST이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 추계학술대회 논문집 전력기술부문
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• pp.46-48
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• 2005

This paper discusses a probabilistic method for power system security assessment. The security analysis relates to the ability of the electric power systems to survive sudden disturbances such as electric short circuits or unanticipated loss of system elements. It consists of both steady state and dynamic security analyses, which are not two separate issues but should be considered together. In steady state security analysis including voltage security analysis, the analysis checks that the system is operated within security limits by OPF (optimal power flow) after the transition to a new operating point. Until now, many utilities have difficulty in including dynamic aspects due to computational capabilities. On the other hand. dynamic security analysis is required to ensure that the transition may lead to an acceptable operating condition. Transient stability, which is the ability of power systems to maintain synchronism when subjected to a large disturbance. is a principal component in dynamic security analysis. Usually any loss of synchronism may cause additional outages and make the present steady state analysis of the post-contingency condition inadequate for unstable cases. This is the reason for the need of dynamic studies in power systems. Probabilistic criterion can be used to recognize the probabilistic nature of system components while considering system security. In this approach. we do not have to assign any predetermined margin of safety. A comprehensive conceptual framework for probabilistic static and dynamic assessment is presented in this paper. The simulation results of the Western System Coordinating Council (WSCC) system compare an analytical method with Monte-Carlo simulation (MCS).

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.