• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1379-1382
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• 2003

Recently, mobile embedded systems used widly in various applications. Managing power consumption is becoming a matter of primary concern because those systems use limited power supply. As an approach reduce power consumption, voltage can be scaled down. according to the execution time and deadline. By reducing the supplying voltage to 1/N power consumption can be reduced to 1/N. DPM-S is a well known method for dynamic voltage scaling. In this paper, we enhanced DPM-S by using average execution time aggressively. The frequency of processor is calculated based in average execution time instead of worst case execution time. Simulation results show that our method achieve up to 5％ energy savings than DPM-S.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2006년도 6th International Meeting on Information Display
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• pp.399-402
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• 2006

A new voltage-scaled compensation pixel which employs 3 p-type poly-Si TFTs and 2 capacitors without additional control line has been proposed and verified. The proposed pixel does not employ the $V_{TH}$ memorizing and cancellation, but scales down the inevitable $V_{TH}$ variation of poly-Si TFT. Also the troublesome narrow input range of $V_{DATA}$ is increased and the $V_{DD}$ supply voltage drop is suppressed. In our experimental results, the OLED current error is successfully compensated by easily controlling the proposed voltage scaling effects.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.145-150
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• 2013

본 연구에서는 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도장벽감소의 변화를 스켈링 이론에 따라 분석하였다. 포아송방정식의 분석학적 해를 구하기 위하여 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑농도 등에 대하여 문턱전압 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석하였다. 분석결과 스켈링 이론 적용 시 문턱전압 및 드레인유도장벽감소 현상이 변화하였으며 변화 정도는 소자파라미터에 따라 변화한다는 것을 관찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.261-263
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• 2002

CMOS 소자들은 고속 동자 및 고집적을 위해 50nm이하로 작아지고 있다. 소자 scaling에서 중요한 것은 스케일 되지 않은 문턱 전압($V^{th}$ ), 고 전계, 기생 소스/드레인 저항과 임의의 dopant 분배에 의한 $V^{th}$ 변화율이다. 이런 일반적인 소자의 scaling down 문제들을 해결하기 위해 새로운 소자의 구조가 제안된다. 본 논문에서는 이런 문제들을 해결하기 위해 main-gate와 side-gates를 갖는 double-gate MOSFET에 대해 조사하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.1-7
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• 2009

This paper describes design of high energy efficiency 32 bit parallel processor core using instruction-levels data gating and dynamic voltage scaling (DVS) techniques. We present instruction-levels data gating technique. We can control activation and switching activity of the function units in the proposed data technique. We present instruction-levels DVS technique without using DC-DC converter and voltage scheduler controlled by the operation system. We can control powers of the function units in the proposed DVS technique. The proposed instruction-levels DVS technique has the simple architecture than complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system and a hardware implementation is very easy. But, the energy efficiency of the proposed instruction-levels DVS technique having dual-power supply is similar to the complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system. We simulate the circuit simulation for running test program using Spectra. We selected reduced power supply to 0.667 times of the supplied power supply. The energy efficiency of the proposed 32 bit parallel processor core using instruction-levels data gating and DVS techniques can improve about 88.4% than that of the 32 bit parallel processor core without using those. The designed high energy efficiency 32 bit parallel processor core can utilize as the coprocessor processing massive data at high speed.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권8호
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• pp.763-767
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• 2008

본 논문에서는 모바일 환경에서의 3D 그래픽 처리에 효과적인 고성능/저전력의 CORDIC 구조를 구성하기 위하여 각도 기반 검색(ABS)과 스케일링 효과를 고려한 검색(SCS)과 같은 두 가지 오프라인 벡터링 방법을 제안하고 이를 통해 연산의 반복횟수를 줄이는 알고리즘을 개발한다. ABS 알고리즘은 3차원 벡터를 두 각으로 표현하고 이를 검색의 기준으로 삼았고, SCS 알고리즘은 단위 벡터를 기준으로 하여 벡터 회전 시에 최소의 반복 연산만으로도 원하는 회전을 수행할 수 있는 최적의 기본각 회전 시퀀스를 오프라인으로 미리 검색하여 적용한다 본 논문에서 제안하는 ABS, SCS 알고리즘을 통해 지연을 각각 50% 감소시킬 수 있었으며, 이와 함께 voltage scaling 기술을 적용하여 전력 소모를 크게 감소시킬 수 있음을 논의한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.854-857
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• 2015

반도체 기술의 발전으로 시스템-온-칩(SoC : System-on-Chip) 내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 감소 기술은 매우 중요한 과제가 되었다. 다양한 저전력 기술 중에서도 동적 전압 주파수 스케일링(Dynamic Voltage and Frequency Scaling)은 가장 대표적인 저전력 기술 중 하나이다. 올바른 DVFS의 구현을 위해서는 복잡한 DC-DC 변환기와 PLL이 필요로 하게 되며, 이런 특성을 정확하게 이해하고 그로 인해 발생하는 오버헤드(overhead)를 반드시 고려해야 한다. 본 논문에서는 MPSoC에서 변환 오버헤드를 최소화하는 전압 선택 알고리즘을 제안한다. 실험을 통해 제안하는 방법은 성능을 유지한 채 에너지 소모 및 변환 오버헤드 감소를 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.275-278
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• 2002

MOSFET의 게이트 길이가 50nm이하로 작아지면 소자를 설계함에 있어 고려해야 하는 많은 문제점들이 존재하게 된다. 본 논문에서는 MOSFET 소자에 대한 문턱 전압 특성을 조사하였다. 소자에 대한 스케일링은 generalized scaling을 사용하였고 게이트 길이 100nm에서 30nm까지 시뮬레이션 하였다. 이때 나노 구조 MOSFET에 대한 스케일링의 한계를 볼 수 있었다. 문턱 전압을 구하는 방법으로는 선형 추출 방법을 사용하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.2015-2020
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에 스켈링이론을 적용할 때 두 개의 게이트에 의한 효과를 반영하기 위하여 스켈링인자에 가중치를 적용하여 문턱전압이하 특성을 해석하였다. 포아송방정식에 의한 전위분포를 구하기 위하여 전하분포는 가우스분포함수를 이용할 것이며 이의 타당성은 이미 여러 논문에서 입증하였다. 이 전위분포를 이용하여 단채널효과 중 문턱전압이동, 문턱전압이하 스윙, 드레인유도장벽감소 등을 스켈링인자에 대한 가중치의 변화에 따라 관찰하였다. 이중게이트 MOSFET의 구조적 특성상 채널길이에 대한 가중치는 0.1에서 1까지 사용하였으며 채널두께에 대한 가중치는 1에서 2까지 가중치를 사용하였다. 결과적으로 문턱전압 이하 스윙은 스켈링인자에 따라 거의 변화가 없었으나 가중치에 따라 변화하였으며 문턱전압이동 및 드레인유도 장벽감소 등은 스켈링인자에 따라 그리고 가중치에 따라 큰 변화를 보이는 것을 알 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 IWAIT
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• pp.512-515
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• 2009

A 90-nm CMOS motion estimation (ME) processor was developed by employing dynamic voltage and frequency scaling (DVFS) to greatly reduce the dynamic power. To make full use of the advantages of DVFS, a fast ME algorithm and a small on-chip DC/DC converter were also developed. The fast ME algorithm can adaptively predict the optimum supply voltage ($V_D$) and the optimum clock frequency ($f_c$) before each block matching process starts. Power dissipation of the ME processor, which contained an absolute difference accumulator as well as the on-chip DC/DC converter and DVFS controller, was reduced to $31.5{\mu}W$, which was only 2.8% that of a conventional ME processor.