본 논문에서 구현한 GenBIST는 메모리 테스팅을 위한 정보를 입력으로 받아 테스트용 회로를 VerilogHDL 코드로 자동 생성해 주는 설계 자동화 툴 이다. 상용 툴 들을 포함한 기존의 툴 들은 대부분 메모리 테스트를 위한 알고리즘들을 라이브러리화하고 이를 회로로 생성해주는 방식인데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 알고리즘대로 회로를 생성해 줌으로써 새로운 알고리즘의 적용을 용이하게 하였다. 또한 다중 메모리를 지원할 수 있게 함으로써 메모리 BIST 회로를 공유할 수 있게 하였고 serial interfaceing 기법을 사용함으로써 경계 주사 기법과 함께 사용될 경우 메모리 테스트를 위한 부가적인 핀을 필요로 않는다.
본 논문에서는 3차원 영상처리용 TOF(Time-Of-Flight) 센서의 거리 측정을 위한 위상 연산기 하드웨어 구조를 제안한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation Digital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 CORDIC 기반 위상 연산기는 Verilog HDL로 RTL 수준으로 모델링되었으며, MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터를 복원하였으며, 이를 통해 하드웨어 동작을 검증하였다.
SIFT(Scale Invariant Feature Transform) 알고리즘은 현재 비디오 감시카메라, 자율 주행시스템 등과 같은 영상 시스템에서 많이 사용되고 있다. SIFT 알고리즘에서 연산량과 연산시간이 가장 많이 필요한 부분이 descriptor의 sin/cos 함수를 연산하는 부분이다. 그러므로 본 논문에서는 SIFT 알고리즘에 사용되는 descriptor를 위한 sin/cos 함수를 하드웨어로 구현하였다. Verilog-HDL 언어를 사용하여 FPGA로 구현하고 그 성능을 분석한다. Xilinx Spartan 2E(XC2S200E-PQ208-6) 를 사용하여 구현하였을때, 149 Slices에 233 LUTs가 소모되었으며, 최대 주파수는 60.01MHz로 동작하였다. 또한 descriptor에 적용하여 소프트웨어와 비교 하였을 때 40배 정도의 빠른 성능 향상을 얻었다.
이 논문에서는 디지털 필터의 저전력 구현을 위한 새로운 DA(Distributed Arithmetic) 필터 구조를 제안한다. 제안된 구조는 입력샘플 비트 포맷에서 수직 방향으로 연산하는 기존의 DA 구조와는 달리 입력샘플 비트를 수평 방향으로 연산하여 ROM이 필요 없으며 Modified booth 알고리즘의 작용이 가능한 저전력 필터 구조이다 이와 더불어 제안된 필터 구조는 ROM이 필요 없게 되므로 고정된 필터 계수용 필터 뿐 아니라 변하는 필터계수를 갖는 필터 구현에 적용이 가능하다. 제안된 DA 구조와 기존의 DA 구조를 사용하여 20 탭 필터를 Verilog-HDL을 사용하여 구현하였으며, Synopsis로 논리합성한 결과 기존 구조에 비하여 41.6%의 구현 면적 감소효과를 얻을 수 있었다.
HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.
이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다. 행렬의 재배열을 통하여 16, 8, 4, 2, 1 cycle에 동작하는 5개의 multirate block을 유도함으로서 저전력 systolic 구조를 제안하였다. 각각의 sub-block들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는 CSD(Cainmic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다. 또한 각각의 sub-block들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 감소시킨 구조를 제안하였다. 그 결과, 2의 보수형을 사용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다. 또한 하드웨어 구현을 Verilog-HDL코팅을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.
본 논문에서는 UWB 시스템에서 사용되는 RS(23,17)부호의 복호기를 최적화하여 설계하였다. 제안된 복호기는 파이프 라인 구조를 갖는 수정된 유클리드(pipeline structured - modified Euclidean) 알고리즘을 사용한다. 먼저, 기존의 PE 블록 구조를 수정하여 효율적인 PE 블록 구조를 제안하고, 차수(degree) 계산이 필요 없는 복호 알고리즘을 제안한다. 또한, Chien 탐색 알고리즘, Forney 알고리즘, FIFO 크기를 UWB 규격에 최적화 시켜, 작은 복호 지연(latency) 및 하드웨어 복잡도를 가지도록 하였다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성한 결과, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 17,628이다.
국제 표준화 기구인 ISO/IEC에서 10118-3 표준으로 채택된 Whirlpool 해시 함수는 AES 블록 암호와 유사한 SPN(Substitution Permutation Network) 구조를 기반으로 하여 메시지의 무결성을 제공하는 알고리듬이다. 본 논문에서는 Whirlpool 해시 함수의 하드웨어 구현에 대해서 기술한다. 라운드 블록은 64-비트 데이터 패스로 설계하였으며, 10회의 라운드에 걸쳐서 암호화가 진행된다. 면적을 최소화하기 위해 키 확장과 암호화 알고리듬은 동일한 하드웨어를 사용한다. Verilog HDL을 이용해 Whirlpool 해시 함수를 모델링하였고, ModelSim으로 시뮬레이션을 수행하여 정상 동작을 확인하였다.
본 논문에서는 내장된 SDRAM 에 대한 기능 및 AC 변수를 테스트하는 BIST 회로의 알고리듬 및 회로 구현을 기술하였다 제안된 BIST 회로를 사용하여 내장된 SDRAM 의 고장난 비트 셀의 어드레스 위치를 출력시킴으로써 Redundancy 회로 사용에 관한 정좌를 제공하도록 설계하였다. 또 실지 동작 주파수에서의 내장된 SDRAM 의 AC 변수에 대한 테스트를 수행하여 메모리의 오동작이 발생된 경우 어떤 AC 변수가 설계 사양을 벗어나는지를 출력하도록 구현하였다. $0.25\mu\textrm{m}$ 셀 라이브러리를 이용하여 회로 합성하는 경우 전체 게이트 수는 약 4,500 개 정도이고, Verilog 레지스터 전송 언어를 사용하여 설계 및 시뮬레이션을 통하여 검증하였다. 하나의 AC 변수에 대해서 2Y-March 14N 알고리듬으로 테스트하는 경우 100Mhz 동작 주파수에서 테스트 시간은 200ms 정도이다.
UC Berkeley developed RISC-V, which is an open-source Instruction Set Architecture. This paper proposes a 32-bit 6-stage pipeline architecture based on the RV32I RSIC-V. The performance of the proposed 6-stage pipeline architecture is compared with the existing 32-bit 5-stage pipeline architecture also based on the RV32I processor ISA to determine the impact of the number of pipeline stages on performance. The RISC-V processor is designed in Verilog-HDL and implemented using Quartus Prime 20.1. To compare performance the Dhrystone benchmark is used. Subsequently, peripherals such as GPIO, TIMER, and UART are connected to verify operation through an FPGA. The maximum clock frequency for the 5-stage pipeline processor is 42.02 MHz, while for the 6-stage pipeline processor, it was 49.9MHz, representing an 18.75% increase.
본 웹사이트에 게시된 이메일 주소가 전자우편 수집 프로그램이나
그 밖의 기술적 장치를 이용하여 무단으로 수집되는 것을 거부하며,
이를 위반시 정보통신망법에 의해 형사 처벌됨을 유념하시기 바랍니다.
[게시일 2004년 10월 1일]
이용약관
제 1 장 총칙
제 1 조 (목적)
이 이용약관은 KoreaScience 홈페이지(이하 “당 사이트”)에서 제공하는 인터넷 서비스(이하 '서비스')의 가입조건 및 이용에 관한 제반 사항과 기타 필요한 사항을 구체적으로 규정함을 목적으로 합니다.
제 2 조 (용어의 정의)
① "이용자"라 함은 당 사이트에 접속하여 이 약관에 따라 당 사이트가 제공하는 서비스를 받는 회원 및 비회원을
말합니다.
② "회원"이라 함은 서비스를 이용하기 위하여 당 사이트에 개인정보를 제공하여 아이디(ID)와 비밀번호를 부여
받은 자를 말합니다.
③ "회원 아이디(ID)"라 함은 회원의 식별 및 서비스 이용을 위하여 자신이 선정한 문자 및 숫자의 조합을
말합니다.
④ "비밀번호(패스워드)"라 함은 회원이 자신의 비밀보호를 위하여 선정한 문자 및 숫자의 조합을 말합니다.
제 3 조 (이용약관의 효력 및 변경)
① 이 약관은 당 사이트에 게시하거나 기타의 방법으로 회원에게 공지함으로써 효력이 발생합니다.
② 당 사이트는 이 약관을 개정할 경우에 적용일자 및 개정사유를 명시하여 현행 약관과 함께 당 사이트의
초기화면에 그 적용일자 7일 이전부터 적용일자 전일까지 공지합니다. 다만, 회원에게 불리하게 약관내용을
변경하는 경우에는 최소한 30일 이상의 사전 유예기간을 두고 공지합니다. 이 경우 당 사이트는 개정 전
내용과 개정 후 내용을 명확하게 비교하여 이용자가 알기 쉽도록 표시합니다.
제 4 조(약관 외 준칙)
① 이 약관은 당 사이트가 제공하는 서비스에 관한 이용안내와 함께 적용됩니다.
② 이 약관에 명시되지 아니한 사항은 관계법령의 규정이 적용됩니다.
제 2 장 이용계약의 체결
제 5 조 (이용계약의 성립 등)
① 이용계약은 이용고객이 당 사이트가 정한 약관에 「동의합니다」를 선택하고, 당 사이트가 정한
온라인신청양식을 작성하여 서비스 이용을 신청한 후, 당 사이트가 이를 승낙함으로써 성립합니다.
② 제1항의 승낙은 당 사이트가 제공하는 과학기술정보검색, 맞춤정보, 서지정보 등 다른 서비스의 이용승낙을
포함합니다.
제 6 조 (회원가입)
서비스를 이용하고자 하는 고객은 당 사이트에서 정한 회원가입양식에 개인정보를 기재하여 가입을 하여야 합니다.
제 7 조 (개인정보의 보호 및 사용)
당 사이트는 관계법령이 정하는 바에 따라 회원 등록정보를 포함한 회원의 개인정보를 보호하기 위해 노력합니다. 회원 개인정보의 보호 및 사용에 대해서는 관련법령 및 당 사이트의 개인정보 보호정책이 적용됩니다.
제 8 조 (이용 신청의 승낙과 제한)
① 당 사이트는 제6조의 규정에 의한 이용신청고객에 대하여 서비스 이용을 승낙합니다.
② 당 사이트는 아래사항에 해당하는 경우에 대해서 승낙하지 아니 합니다.
- 이용계약 신청서의 내용을 허위로 기재한 경우
- 기타 규정한 제반사항을 위반하며 신청하는 경우
제 9 조 (회원 ID 부여 및 변경 등)
① 당 사이트는 이용고객에 대하여 약관에 정하는 바에 따라 자신이 선정한 회원 ID를 부여합니다.
② 회원 ID는 원칙적으로 변경이 불가하며 부득이한 사유로 인하여 변경 하고자 하는 경우에는 해당 ID를
해지하고 재가입해야 합니다.
③ 기타 회원 개인정보 관리 및 변경 등에 관한 사항은 서비스별 안내에 정하는 바에 의합니다.
제 3 장 계약 당사자의 의무
제 10 조 (KISTI의 의무)
① 당 사이트는 이용고객이 희망한 서비스 제공 개시일에 특별한 사정이 없는 한 서비스를 이용할 수 있도록
하여야 합니다.
② 당 사이트는 개인정보 보호를 위해 보안시스템을 구축하며 개인정보 보호정책을 공시하고 준수합니다.
③ 당 사이트는 회원으로부터 제기되는 의견이나 불만이 정당하다고 객관적으로 인정될 경우에는 적절한 절차를
거쳐 즉시 처리하여야 합니다. 다만, 즉시 처리가 곤란한 경우는 회원에게 그 사유와 처리일정을 통보하여야
합니다.
제 11 조 (회원의 의무)
① 이용자는 회원가입 신청 또는 회원정보 변경 시 실명으로 모든 사항을 사실에 근거하여 작성하여야 하며,
허위 또는 타인의 정보를 등록할 경우 일체의 권리를 주장할 수 없습니다.
② 당 사이트가 관계법령 및 개인정보 보호정책에 의거하여 그 책임을 지는 경우를 제외하고 회원에게 부여된
ID의 비밀번호 관리소홀, 부정사용에 의하여 발생하는 모든 결과에 대한 책임은 회원에게 있습니다.
③ 회원은 당 사이트 및 제 3자의 지적 재산권을 침해해서는 안 됩니다.
제 4 장 서비스의 이용
제 12 조 (서비스 이용 시간)
① 서비스 이용은 당 사이트의 업무상 또는 기술상 특별한 지장이 없는 한 연중무휴, 1일 24시간 운영을
원칙으로 합니다. 단, 당 사이트는 시스템 정기점검, 증설 및 교체를 위해 당 사이트가 정한 날이나 시간에
서비스를 일시 중단할 수 있으며, 예정되어 있는 작업으로 인한 서비스 일시중단은 당 사이트 홈페이지를
통해 사전에 공지합니다.
② 당 사이트는 서비스를 특정범위로 분할하여 각 범위별로 이용가능시간을 별도로 지정할 수 있습니다. 다만
이 경우 그 내용을 공지합니다.
제 13 조 (홈페이지 저작권)
① NDSL에서 제공하는 모든 저작물의 저작권은 원저작자에게 있으며, KISTI는 복제/배포/전송권을 확보하고
있습니다.
② NDSL에서 제공하는 콘텐츠를 상업적 및 기타 영리목적으로 복제/배포/전송할 경우 사전에 KISTI의 허락을
받아야 합니다.
③ NDSL에서 제공하는 콘텐츠를 보도, 비평, 교육, 연구 등을 위하여 정당한 범위 안에서 공정한 관행에
합치되게 인용할 수 있습니다.
④ NDSL에서 제공하는 콘텐츠를 무단 복제, 전송, 배포 기타 저작권법에 위반되는 방법으로 이용할 경우
저작권법 제136조에 따라 5년 이하의 징역 또는 5천만 원 이하의 벌금에 처해질 수 있습니다.
제 14 조 (유료서비스)
① 당 사이트 및 협력기관이 정한 유료서비스(원문복사 등)는 별도로 정해진 바에 따르며, 변경사항은 시행 전에
당 사이트 홈페이지를 통하여 회원에게 공지합니다.
② 유료서비스를 이용하려는 회원은 정해진 요금체계에 따라 요금을 납부해야 합니다.
제 5 장 계약 해지 및 이용 제한
제 15 조 (계약 해지)
회원이 이용계약을 해지하고자 하는 때에는 [가입해지] 메뉴를 이용해 직접 해지해야 합니다.
제 16 조 (서비스 이용제한)
① 당 사이트는 회원이 서비스 이용내용에 있어서 본 약관 제 11조 내용을 위반하거나, 다음 각 호에 해당하는
경우 서비스 이용을 제한할 수 있습니다.
- 2년 이상 서비스를 이용한 적이 없는 경우
- 기타 정상적인 서비스 운영에 방해가 될 경우
② 상기 이용제한 규정에 따라 서비스를 이용하는 회원에게 서비스 이용에 대하여 별도 공지 없이 서비스 이용의
일시정지, 이용계약 해지 할 수 있습니다.
제 17 조 (전자우편주소 수집 금지)
회원은 전자우편주소 추출기 등을 이용하여 전자우편주소를 수집 또는 제3자에게 제공할 수 없습니다.
제 6 장 손해배상 및 기타사항
제 18 조 (손해배상)
당 사이트는 무료로 제공되는 서비스와 관련하여 회원에게 어떠한 손해가 발생하더라도 당 사이트가 고의 또는 과실로 인한 손해발생을 제외하고는 이에 대하여 책임을 부담하지 아니합니다.
제 19 조 (관할 법원)
서비스 이용으로 발생한 분쟁에 대해 소송이 제기되는 경우 민사 소송법상의 관할 법원에 제기합니다.
[부 칙]
1. (시행일) 이 약관은 2016년 9월 5일부터 적용되며, 종전 약관은 본 약관으로 대체되며, 개정된 약관의 적용일 이전 가입자도 개정된 약관의 적용을 받습니다.