• 인터넷정보학회논문지
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• 제10권1호
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• pp.1-9
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• 2009

본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.

• 한국콘텐츠학회논문지
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• 제10권8호
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• pp.59-65
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• 2010

본 논문은 MPEG-2 Transport Stream (TS) 데이터를 인터넷 망에 전송하기 위한 하드웨어 설계를 제안한다. 제안한 설계는 1개에서 7개 내의 비디오/오디오 스트림을 IP 패킷으로 변환하는 캡슐화 모듈과 연속적인 여러 개의 TS 패킷들로부터 DSM-CC PS 패킷을 추출하여 재구성한 후 IP 패킷으로 변환하는 패킷변환 모듈로 구성된다. 그래서 출력되는 IP 패킷들을 150Mbps 이상의 처리속도를 지원한다. 제안된 모듈들은 ALTERA사의 참조디자인을 토대로 수정 보완한 후 패킷변환 모듈을 추가한 것으로써 하드웨어 기술언어인 Verilog-HDL로 설계하였으며 모의실험을 통해 기능을 검증하였다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2725-2730
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• 2012

본 논문에서는 H.264/AVC 인코더의 성능 향상을 위해 다중 참조 프레임 기법과 묵시적 가중 예측 기법을 이용하고 낮은 외부 메모리 접근율을 위해 이전 참조 프레임 데이터를 재사용하는 인터 예측기 하드웨어 구조를 제안한다. 참조 소프트웨어JM16.0과 비교하여 참조 프레임 접근율이 약 24%만큼 감소하고 참조 영역 메모리가 약 46%만큼 감소하였다. 통합 구조는 Verilog HDL로 설계되고 Magnachip 0.18um공정으로 합성한 결과 게이트 수는 약 2,061k 이고 91Mhz로 동작한다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.384-389
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• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.

• 한국통신학회논문지
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• 제31권11C호
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• pp.1052-1057
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• 2006

본 논문에서는 고밀도 광기록 장치에서 발생하는 디스크 기울임 현상으로 인한 검출 성능 저하를 방지하기 위해서 디스크 기울임 분석기를 갖는 적응 등화 PRML 검출 방법을 VerilogHDL을 이용하여 구현하였다. 디스크 기울임의 분석을 위하여 고정된 패턴으로 일정한 간격마다 반복되는 동기 데이터를 이용하여 분석된 디스크의 기울임 정도를 측정하여 ROM에 저장된 등화기 계수값과 가지 메트릭의 기준값을 갱신한다. 이러한 방법은 지속적으로 계수값을 계산하여 갱신시켜줘야 하는 기존의 적응등화 방법에 비해 간단하게 각각의 계수값을 갱신시킬 수 있다. Hynix $0.35{\mu}m$ STD cell library로 회로를 합성한 결과 35K 정도의 게이트를 필요로 하고 최대동작속도 140MHz의 성능을 보였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.31-39
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• 1998

본 논문은 휴대 멀티미디어 응용을 위한 고정 소수점 DSP(Multimedia Fixed-point DSP : MDSP) 칩 설계 및 구현에 관해 기술한다. MDSP는 멀티미디어 처리에 효율적인 명령어 집합을 가지며 SIMD, 벡터프로세싱의 병렬처리 기술과 DSP 기술의 장점을 접목하여 설계되었다. MDSP는 한 개의 데이터 경로가 목적에 따라 여러 개로 분할될 때 8, 16, 32, 40 비트 등의 다양한 데이터 형태의 처리가 가능하며, 멀티미디어 응용영역에서 핵심적인 역할을 하는 MAC 연산을 한 사이클에 2개를 수행하여 성능을 향상시킨다. 새롭게 제안된 스위칭 네트워크와 Packing 네트워크는 MPEG 디코딩, 인코딩, 콘볼루션 등의 알고리즘 처리시 연산과 데이터 변환을 중첩시켜 성능을 향상시킨다. Verilog HDL 모델을 구현하였고 0.6 ㎛ SOG 라이브러리(KG75000)를 이용하여 논리합성 및 시뮬레이션 하였다. 전체 게이트 수는 68,831개이며 MDSP는 30MHz에 동작한다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 전기전자학회논문지
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• 제24권2호
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• pp.665-668
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• 2020

자동차 내부의 CAN 버스에서 노드 하나가 해킹을 당한 경우, 차량에 위해를 가하지 못하게 해당 노드를 차단하려면 각 노드를 고유하게 특정하여야 하지만 CAN 버스에는 이러한 기능이 존재하지 않는다. 본 논문에서는 CAN 버스가 부팅될 때 개별 노드에 고유 ID를 자동으로 부여하는 물리 계층 보안 기법을 제안한다. 제안한 기법을 Verilog HDL을 이용하여 CAN 컨트롤러에 구현하였고, 이를 통해 CAN 버스 노드의 고유 ID가 자동으로 부여되고 악의적인 내부 공격이 차단됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.44-51
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• 2010

본 논문은 고성능 비터비 디코더 회로 구조를 제안한다. 제안하는 비터비 디코더는 가지 값의 특징을 이용하기 때문에 추가적인 메모리를 사용하지 않고 가지 메트릭을 계산할 수 있다. 또한 빠른 합-비교-선택 연산을 위해 경로 메트릭 데이터를 SRAM과 레지스터에 적절하게 재배열함으로써 디코더 전체의 속도를 75%까지 향상시킨다. 제안하는 비터비 디코더 회로를 Verilog HDL로 설계하였으며 130nm 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 제안하는 회로는 8,858개의 게이트로 구성되며 회로의 최대 동작 주파수는 130MHz이다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.746-753
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• 2001

본 논문에서 구현한 GenBIST는 메모리 테스팅을 위한 정보를 입력으로 받아 테스트용 회로를 VerilogHDL 코드로 자동 생성해 주는 설계 자동화 툴 이다. 상용 툴 들을 포함한 기존의 툴 들은 대부분 메모리 테스트를 위한 알고리즘들을 라이브러리화하고 이를 회로로 생성해주는 방식인데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 알고리즘대로 회로를 생성해 줌으로써 새로운 알고리즘의 적용을 용이하게 하였다. 또한 다중 메모리를 지원할 수 있게 함으로써 메모리 BIST 회로를 공유할 수 있게 하였고 serial interfaceing 기법을 사용함으로써 경계 주사 기법과 함께 사용될 경우 메모리 테스트를 위한 부가적인 핀을 필요로 않는다.