• ETRI Journal
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• 제43권2호
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• pp.260-271
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• 2021

This paper addresses Very large-scale integration (VLSI) placement optimization, which is important because of the rapid development of VLSI design technologies. The goal of this study is to develop a hybrid algorithm for VLSI placement. The proposed algorithm includes a sequential combination of a genetic algorithm and an evolutionary algorithm. It is commonly known that local search algorithms, such as random forest, hill climbing, and variable neighborhoods, can be effectively applied to NP-hard problem-solving. They provide improved solutions, which are obtained after a global search. The scientific novelty of this research is based on the development of systems, principles, and methods for creating a hybrid (combined) placement algorithm. The principal difference in the proposed algorithm is that it obtains a set of alternative solutions in parallel and then selects the best one. Nonstandard genetic operators, based on problem knowledge, are used in the proposed algorithm. An investigational study shows an objective-function improvement of 13%. The time complexity of the hybrid placement algorithm is O(N2).

• 융합신호처리학회논문지
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• 제3권1호
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• pp.87-92
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• 2002

배치(Placement)는 VLSI 회로의 physical design에서 중요한 단계로서 회로의 성능을 최대로 하기 위하여 회로 모듈의 집합을 배치시키는 문제이며, 배치 문제에서 최적의 해를 얻기 위해 클러스터 성장(cluster growth), 시뮬레이티드 어닐링(simulated annealing; SA), ILP(integer linear programming)등의 방식이 이용된다. 본 논문에서는 배치 문제에 대하여 확률 진화 알고리즘(stochastic evolution algorithm; StocE)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 시뮬레이티드 어닐링 방식과 비교, 분석하였다.

• 한국통신학회논문지
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• 제8권1호
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• pp.30-37
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• 1983

LSI CAD 시스템에 있어서 가장 중요한 휴러시틱 레이아웃 알고리즘을 제안하고 있다. 배치 알고리즘으로서는 인간이 작성한 논리설계회로 도면상의 모듈의 위치를 그대로 배치에 반영함으로써 인간의 종합판단력을 이용한 배치방법을 제안하였다. 제안된 방법의 유용성을 보이기 위해 종래 사용되고 있는 클러스터 성장배치법과 비교하는 프로그램 실험을 행하였다. 배선 알고리즘으로서는 종래 Maze법이 갖는 단점 즉 기억용량 과다문제를 줄이기 위한 방법을 제안했다.

• 한국컴퓨터정보학회논문지
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• 제7권3호
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• pp.42-48
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• 2002

배치(Placement)는 VLSI 회로의 physical design에서 중요한 단계로서 회로의 성능을 최대로 하기 위하여 회로 모듈의 집합을 배치시키는 문제이며, 배치 문제에서 최적의 해를 얻기 위해 클러스터 성장(cluster growth), 시뮬레이티드 어닐링(simulated annealing; SA), ILP(integer linear programming)등의 방식이 이용된다. 본 논문에서는 배치 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 시뮬레이티드 어닐링 방식과 비교, 분석하였다.

• 융합신호처리학회논문지
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• 제4권4호
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• pp.81-86
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 툴을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 스위치박스 배선은 VLSI 설계 과정중의 하나로, 채널 배선과는 다르게 4면에 존재하는 같은 네트에 속하는 터미널들을 배선하는 문제이며, 모든 터미널들을 완전히 연결을 해야 하는 문제이다. 본 논문에서는 스위치박스 배선 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 기존의 스위치박스 배선 알고리즘과 비교, 분석한 결과 거의 대부분의 문제들에서 배선 길이와 비아수 측면에서 더 좋은 결과를 얻을 수 있었다.

• 융합신호처리학회논문지
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• 제4권1호
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• pp.64-70
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 들을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 채널 배선은 VLSI 설계 과정중의 하나로, 글로벌 배선을 수행한 후 각 배선 영역에 할당된 네트들을 트랙에 할당하여 구체적인 네트들의 위치를 결정하는 문제이며, 네트들이 할당된 트랙의 수를 최소화하는 문제이다. 본 논문에서는 4-레이어 채널 배선 문제를 해결하기 위한 네트리스트 분할 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 시뮬레이티드 어닐링 알고리즘과 비교, 분석한 결과 최적, 최악 및 평균비용 측면에서 더 좋은 결과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제30권10호
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• pp.595-602
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• 2003

본 논문은 표준 셀을 효율적으로 배치하는 하이브리드 기법을 제시한다. 제시한 기법에서는 레이아웃 영역을 n${\times}$m 그리드로 분할하고, 분할된 그리드의 각 빈에 셀을 배치함으로 광역 배치를 얻는다. 광역배치를 얻은 후 Relaxation-Based Local Search (RBLS)라 불리는 해석적 최적 기법[12］을 사용하여 배치를 개선시킨다. 이 기법을 사용하면 배치 전체를 개괄적으로 볼 수 있게 되어 배치가 국부 최적에 빠지지 않도록 할 수 있다. 이 기법의 핵심은 중복을 해결하기 위한 매우 효율적인 적법화 알고리즘이라고 볼 수 있는데, 이에 대해 본 논문은 자세히 설명한다. 광역배치가 더 이상 개선되지 않으면 이를 상세 배치로 변환시킨다. 상세 배치를 얻은 후“최적 인터리빙”이라 불리는 기법[13］을 사용하여 이를 더욱 개선시킨다. MCNC 벤치마킹 회로에 대한 실험 결과는［14]에서 보여준 Feng Shui의 결과와 필적할 만하다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1098-1100
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• 2005

The floorplanning problem is an essential design step in VLSI layout design and it is how to place rectangular modules as density as possible. And then, as the DSM advances, the VLSI chip becomes more congested even though more metal layers are used for routing. Usually, a VLSI chip includes several buses. As design increases in complexity, bus routing becomes a heavy task. To ease bus routing and avoid unnecessary iterations in physical design, we need to consider bus planning in early floorplanning stage. In this paper, we propose a floorplanning method for topological constraint consisting of bus constraint and memory constraint. The proposed algorithms based on Genetic Algorithm(GA) is adopted a sequence pair. For selection control, new objective functions are introduced for topological constraint. Studies on floor planning and cell placement have been reported as being applications of GA to the LSI layout problem. However, no studies have ever seen the effect of applying GA in consideration of topological constraint. Experimental results show improvement of bus and memory constraint.

• Journal of Electrical Engineering and information Science
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• 제3권3호
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• pp.292-299
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• 1998

Placement of multiple dies on an MCM or high-performance VLSI substrate is a non-trivial task in which multiple criteria need to be considered simultaneously to obtain a true multi-objective optimization. Unfortunately, the exact physical attributes of a design are not known in the placement step until entire design process is carried out. When the performance issues are considered, crosstalk noise constraints in the form of net separation and via constraint become important. In this paper, for better performance and wirability estimation during placement for MCMs, several performance constraints are taken into account simultaneously. A graph-based wirability estimation along with the Genetic placement optimization technique is proposed to minimize crosstalk, crossing, wirelength and the number of layers. Our work is significant since it is the first attempt at bringing the crosstalk and other performance issues into the placement domain.

• 한국정보과학회논문지:시스템및이론
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• 제29권6호
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• pp.354-360
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• 2002

지연시간 계산은 지연시간을 고려한 배치 단계에서 백만 번 이상도 수행되므로 효과적이면서 간단해야 한다. 본 논문에서는 계산은 매우 빠르고 간단하지만 수 백%의 오차를 가질 수 있는 Elmore delay를 개선하기 위해 Elmore delay와 SPICE 결과의 비율을 보상값으로 이용하는 방법을 제안한다. 제안한 새로운 방법은 resistance shielding effects를 고려하여 실험적으로 지연시간을 보상하여 그 오차를 크게 줄이며, 계산 복잡도는 Elmore delay와 같은 정도로 간단하다. Elmore delay가 31.6 ~ 145.2% 오차를 갖는 RC 트리에 대하여 실험한 결과, 보상된 delay의 오차는 2.5 ~ 22.7%로 크게 줄었다.