• 전자공학회논문지C
• /
• 제36C권3호
• /
• pp.35-46
• /
• 1999

디지털 통신 시스템에서 입력 신호의 주파수와 위상 오차를 보정하는 디지털 위상 오차 보상기(derotator)를 CORDIC (COordinate Rotation DIgital Computer) 알고리즘을 이용하는 VLSI로 구현하였다. CORDIC은 주어지는 위상값에 따라 입력 신호를 직접 회전시키므로, 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)와 복소수 승산기를 이용하는 기존의 구현 방법에 비해 하드웨어 면에서 간단하다. 디지털 위상 오차 보상기는 작은 위상 오차를 누적하므로 arctangent 함수의 선형 근사를 이용한 고속의 CORDIC 알고리즘을 이용하는 기존에 비해 약 24%의 속도 향상이 가능하였다. 본 설계된 IC는 0.6㎛ triple metal 공정을 이용하였으며, 전체 칩 면적은 6.8㎟ , 트랜지스터의 개수는 11,400 개다. 측정 결과 최대 동작 주파수는 25 MHz이다

• 전자공학회논문지A
• /
• 제29A권9호
• /
• pp.65-75
• /
• 1992

In this paper, we introduce an integrated layout design system, SOLGER. Our system incorporates useful design tools : a powerful layout editor, a coherent access mechanism for large volumes of design data, an incremental design rule checker for hierarchical design environment, node extractor and electrical rule checker, a technology capture which is used for defining technology-specific information, and a procedural design environment for user customization. Also, we present a modified corner-stitching data structure which allows 45$^{\circ}$-angled bilateral edges. Users are provided with a multi-window design environment and a menu-driven interface. SOLGER is being used for VLSI designs practically.

• 대한전자공학회논문지
• /
• 제23권2호
• /
• pp.217-224
• /
• 1986

In case of VLSI design, the shuffle-exchange graph is useful for optimal layout. HOEY and LEISERSON proposed the method of drawing a N-nodes shuffle-exchange graph on O(N2/log N) layout area by using the complex plane digram. [2] In this paper, a new algorithm for drawing the shuffle-exchange graph is proposed. This algorithm is not by using the complex plane diabram, but the table of e decimal represented nodes of shuffle-edge relations. And the structural properties for optimal layout of the graph are summarized and verified. By using this more simplified algorithm, a FORTRAN program which can be treated faster is written. Aimed near optimal shuffle-exchange graphs are printed out by giving inputs` the number of nodes.

• 대한전자공학회논문지SD
• /
• 제39권3호
• /
• pp.73-84
• /
• 2002

불규칙하고 복잡한 다층(multi-layer) VLSI 배선의 커패시턴스 추출을 위한 빠르고 정확한 새로운 방법을 개발하였다. 복잡한 다층 배선구조에서 3차원 field-solver를 사용하여 커패시턴스를 구하는 것은 현실적이지 않기 때문에 근사적 3차원 커패시턴스 추출 방법을 제안한다. 꺽이는 부분(bend)과 상이한 배선사이의 거리를 갖는 동일한 층내의 배선은 불연속한 부분과 만나는 곳을 분할하고 각각의 부분에 2차원 커패시턴스 추출 방법을 사용하여 커패시턴스를 추출하였다. 또한 차폐층(shielding layer)을 갖는 다층 배선 구조에서의 커패시턴스는 시스템 내의 전하의 분포를 조사함으로써 시스템을 간소화 시킨 후 평판 그라운드 기반 2차원 커패시턴스와 간단한 구조로부터 독립적으로 계산될 수 있는 차폐효과를 결합하여 근사적3차원 커패시턴스 추출 방법을 적용하였다. 불규칙한 다층 배선 구조에 대하여 설계된 레이아웃으로부터 해석적으로 구할 수 있는 변수와 평판 그라운드를 사용한 2차원 커패시턴스 추출 방법을 사용하므로 정확하면서도 신속하게 커패시턴스를 추출할 수 있어 일반적인 3차원 방법보다 비용 측면에서 훨씬 효과적이다. 제안된 근사적 3차원 방법을 통해 구한 커패시턴스는 3차원 field-solver를 기반으로 구한 커패시턴스와 오차율 5% 이내의 정확성을 나타낸다.

• 한국정보처리학회논문지
• /
• 제4권8호
• /
• pp.2143-2151
• /
• 1997

대규모 집적회로의 공정 기술의 발달로 전선 간의 간격이 가까와 짐에 따라서, 전선 간에 발생하는 결합 캐패시턴스가 접지 캐패시턴스에 비하여 급격히 증가하게 되었다. 그에 따라, 레이아웃의 설계과정에서 결합 캐패시턴스로 유발되는 혼신을 중요한 요인으로 고려할 필요가 있게 되었다. 본 논문에서는 3개 이상의 배선 층을 사용하는 배선 영역, 특히 채널 배선 영역에서 혼신을 최소화시킬 수 있는 배선 층 할당 방법을 다룬다. 제안된 방법은 배선 층 할당 문제를 0/1 정수 선형 프로그래밍 문제로 형식화하여 해결하는 것이다. 또한, 비용 함수에 대한 상한을 추정함으로써 효율을 향상시키는 방법을 제안한다. 실험을 통하여 제안된 방법이 혼신을 효과적으로 개선함을 보인다.

• 한국정보통신학회논문지
• /
• 제10권12호
• /
• pp.2303-2307
• /
• 2006

Wave Digital Filter(WDF)는 그 구조상 반올림 오차에 의한 잡음에 아주 강하기 때문에 필터로 구현되는 DSP 알고리듬에 있어 그 필터의 계수의 단어길이가 짧을 경우 아주 유용하게 이용될 수 있다. 본 논문에서는 멀티프로세서 구조를 채택하여 입력의 샘플링 속도, 프로세서의 수, 그리고 주어진 입력에 대한출력의 지연에 있어 최적인 WDF를 구현하고자 한다. 이 구현은 제어신호를 포함한 완전한 회로도로 주어지며, 이 화로도는 기존의 실리콘 컴 파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• Journal of information and communication convergence engineering
• /
• 제10권2호
• /
• pp.194-199
• /
• 2012

This paper proposes a novel scheme of a gray scale fingerprint image for a high-accuracy capacitive sensor chip. The conventional grayscale image scheme uses a digital-to-analog converter (DAC) of a large-scale layout or charge-pump circuit with high power consumption and complexity by a global clock signal. A modified capacitive detection circuit for the charge sharing scheme is proposed, which uses a down literal circuit (DLC) with a floating-gate metal-oxide semiconductor transistor (FGMOS) based on a neuron model. The detection circuit is designed and simulated in a 3.3 V, 0.35 ${\mu}m$ standard CMOS process. Because the proposed circuit does not need a comparator and peripheral circuits, the pixel layout size can be reduced and the image resolution can be improved.

• 대한전자공학회논문지
• /
• 제27권1호
• /
• pp.59-67
• /
• 1990

In this paper, BLC adder/subtractor and MTG adder which can be used as a fundamental operation block in VLSI processors are designed, and their structural and electrical characteristics are analyzed and compared. Also, two circuits are fabricated usign 2\ulcorner CMOS process and their time delays for critical paths are measured. For 8 bit binary addition, the measured critical delays for MSB sum of the BLC adder/subtractor are 26 nsec for rising delay and 32nsec for falling. Those for MSB carry out of the MTG adder are 28nsed and 38nsec, respectively. The BLC adder/subtractor has a layout area which is 4 times larger than the MTG adder, and a fast operation speed. On the contrary, the MTG adder has a small layout area and a large time delay.

• 디지털산업정보학회논문지
• /
• 제17권2호
• /
• pp.13-20
• /
• 2021

Placement is a very important step in the VLSI physical design process. It is the problem of placing circuit modules to optimize the circuit performance and reliability of the circuit. It is used at the layout level to find strongly connected components that can be placed together in order to minimize the layout area and propagation delay. The most popular algorithms for circuit placement include the cluster growth, simulated annealing, integer linear programming and genetic algorithm. In this paper we propose a adapted genetic algorithm searching solution space for the placement problem, and then compare it with simulated annealing and genetic algorithm by analyzing the results of each implementation. As a result, it was found that the adaptive genetic algorithm approaches the optimal solution more effectively than the simulated annealing and genetic algorithm.

• ETRI Journal
• /
• 제9권1호
• /
• pp.74-83
• /
• 1987

최근에 컴플렉스 오브젝트 개념을 이용한 자동설계 데이터베이스 연구가 활발한데, 연구되고 있는 대부분의 설계 데이터는 그 데이터가 비교적 구조적이며 간단한 논리설계 데이터에 국한되어 왔다. 본 논문에서는 VLSI 설계의 물리적 도면(physical layout)데이터에 관해서 모든 설계 및 공정기술을 수용할 수 있도록 유연성있게 컴플렉스 오브젝트로 정의하고, 이의 오퍼레이션 및 내부구조에 관한 기법을 제시하였다.