• 한국산학기술학회논문지
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• 제9권2호
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• pp.462-469
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• 2008

본 논문에서는 KOINONIA 무선 개인 영역 네트워크 (WPAN: Wireless Personal Area Network) 표준을 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)로 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 변조부에서는 정진폭을 유지할 수 있도록 잉여 비트를 이용하여 부호화하였고, 수신부에서는 이 잉여 비트를 복호 하는데 사용함으로써 낮은 신호 대 잡음비 (SNR: Signal to Noise Ratio)에서도 동작이 가능하게 하였다. KOINONIA WPAN은 400만 게이트 급의 FPGA에서 44MHz이상으로 동작하였으며, 무선 주파수 (RF: Radio Frequency) 모듈과의 연동 실험에서는 최소 입력 전력 레벨 감도 (MIPLS: Minimum Input Power Level Sensitivity)가 -86dBm인 환경에서 SNR은 13dB, 패킷 오율 (PER: Packet Error Rate)은 1% 이하라는 높은 성능을 나타내었다. SoC 칩은 하이닉스 0.25um 상보 금속 산화 반도체 (CMOS: Complementary Metal Oxide Semiconductor) 공정을 이용하였으며 면적은 $6.52mm{\times}6.92mm$이다.

• 한국광학회지
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• 제23권3호
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• pp.97-102
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• 2012

일반적으로 왜곡을 측정하는 방법으로 패턴의 전체 이미지를 분석하여 왜곡을 평가하는 방법을 이용하고 있으나 정확도가 높지 않아 카메라 등의 광학계에 많이 적용되고 있다. 1um이하의 정확도를 요구하는 왜곡수차를 측정하는 방법으로는 고가의 정밀 스테이지를 이용하여 마스크의 이미지 위치를 정확히 측정하는 방법이 주로 이용된다. 본 논문에서는 정확도가 요구되지 않는 매뉴얼 스테이지를 이용하여 왜곡을 정확히 측정하는 방법을 연구 하였다. 주요 아이디어로는 CCD나 CMOS를 이용하여 마스크 이미지를 일부 중첩되도록 분할측정하고 인접중첩영역의 이미지를 통합하여 마스크 이미지 위치를 정확히 계산하는 것이다. 마스크 이미지의 정확한 위치정보를 얻기 위해 Canny Edge Detection 기법을 사용하였으며 이렇게 확보된 위치정보로부터 좌표변환과 최소자승법을 사용하여 정확한 왜곡수차를 계산하는 과정을 연구하였다.

• 융합신호처리학회논문지
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• 제9권3호
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• pp.201-207
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• 2008

본 논문은 JPEG 2000에 사용되는 전처리 과정 기능인 타일링 시스템의 구현에 관한 것이다. 설계된 시스템은 JPEG 2000의 표준에 명시되어 있으며, 이미지의 크기 파악, 영역 확장 그리고 이미지 분할 기능을 수행한다. Progressive한 입력을 타일 단위로 분할 및 전송하기 위해서, 입력 이미지를 Frame Memory에 저장한다. 그래서 Verilog-HDL를 사용하여 FSM 방식으로 설계되었으며 최대 5M 이미지를 처리할 수 있다. 또한, 영역 확장을 위한 이미지 크기를 파악하기 위해서 나머지(rem) 연산을 기반으로 한 수식을 만들었다. 이를 이용해서 입력 이미지의 크기 패턴을 파악하는 진리표를 제안한다. TSMC 0.25um ASIC library 환경에서 합성된 gate counts는 18,725로 되었으며 maximum data arrival time은 18.94[ns]를 가진다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.47-54
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• 2000

713p 비동기 로직 회로 설계를 위한 라이브러리와 heterogeneous 시스템을 위한 인터페이스 회로를 0.25um CMOS 기술을 사용하여 설계하였다. 그리고 heterogeneous 시스템에는 1.6GHz로 동작을 하는 고속 비동기 FIFO 회로를 사용하였다. 또한 Tip-down ASIC 설계를 지원하기 위하여 비동기 기본 셀 레이아웃과 Verilog 모델들을 설계하였다. 본 논문에서는 클럭 skew에 관하여 병목현상을 줄일 수 있는 방법을 제사하였으며 클럭 제어 회로를 사용하여 동기식 회로에서 자주 발생하는 에러를 줄을 수 가 있다. 이와 같이 클럭 제어 회로와 FIFO (First-In First-Out)를 사용하여 다른 주파수로 동작하는 두개의 모듈간의 고속의 데이터 전송을 가능하게 하였으며, 32비트 인터페이스 칩의 코어 사이즈는 $1.1mm{\times}1.1mm$이다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.47-55
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• 2010

본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.

• Journal of Welding and Joining
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• 제34권6호
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• pp.55-61
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• 2016

Recently developed ferritic heat resistance steel, T24 was used to evaluate microstructure characteristics of simulated heat affected zone. Also, correlation between the prior austenite grain size and amount of $M_{23}C_6$ carbide dissolution was discussed. With the increasing of peak temperature, Grain size steadily increased up to $1050^{\circ}C$ and then rapidly increased at $1150^{\circ}C$. Of the peak temperature $950{\sim}1050^{\circ}C$, amounts of $M_{23}C_6$carbide dissolution are low. But Most of $M_{23}C_6$ carbide that is inhibited grain growth were dissolved above $1050^{\circ}C$ and decreased volume fraction of carbide. This indicates that grain growth may be achieved through dissolution of carbide in the base material. As of welding, due to very rapid heating rate, $M_{23}C_6$ carbide exists above equilibrium solution temperature that is $800^{\circ}C$, even at $1050^{\circ}C$. So, It was confirmed that close correlation between carbide dissolution in the base material and grain growth. Calculated grain size has a linear relationship with peak temperature, on the other hand, measured grain size discontinuously increased between $950{\sim}1050^{\circ}C$ and above $1050^{\circ}C$. Grain size of heat affected zone at $1350^{\circ}C$ peak temperature showed maximum 67um and minimum 4um. Also, The number of side showed 3 to 10.

• 천문학논총
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• 제30권2호
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• pp.687-690
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• 2015

For research and development of Silicon Carbide (SiC) mirrors, the Korea Astronomy and Space Science Institute (KASI) and National Optical Astronomy Observatory (NOAO) have agreed to cooperate and share on polishing and measuring facilities, experience and human resources for two years (2014-2015). The main goals of the SiC mirror polishing are to achieve optical surface figures of less than 20 nm rms and optical surface roughness of less than 2 nm rms. In addition, Green Optics Co., Ltd (GO) has been interested in the SiC polishing and joined the partnership with KASI. KASI will be involved in the development of the SiC polishing and the optical surface measurement using three different kinds of SiC materials and manufacturing processes (POCO$^{TM}$, CoorsTek$^{TM}$ and SSG$^{TM}$ corporations) provided by NOAO. GO will polish the SiC substrate within requirements. Additionally, the requirements of the optical surface imperfections are given as: less than 40 um scratch and 500 um dig. In this paper, we introduce the international collaboration and interim results for SiC mirror polishing and development.

• 한국통신학회논문지
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• 제36권10A호
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• pp.809-815
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• 2011

본 논문에서는 고속 RS(Reed-Solomon) 복호기의 KES(Key Equation Solver) 블록 구현에 ME(Modified Euclidean) 알고리즘을 효율적으로 설계할 수 있는 구조를 제안하고 구현하였다. 제안된 구조에서는 각 PE(Processing Element) 블록을 제어하기 위해 새로운 상대변수를 정의하고 다항식으로 표현함으로써, 입출력 신호가 간단해지고, 차수계산회로가 필요 없기 때문에 회로의 복잡도를 줄일 수 있다. 또한, PE 회로가 오류 정정 능력 t와 무관하기 때문에, t가 증가함에 따라 KES 블록의 하드웨어 복잡도가 선형적으로 증가하는 장점을 가진다. 제안된 구조와 기존의 구조를 비교하기 위해, RS(255,239,8) 복호기에 대한 KES 블록을 구현하고, 0.13um CMOS cell library를 이용하여 합성하였다. 실험 결과로부터, 제안된 구조를 이용하여 적은 gate count로 고속 RS 복호기 구현이 가능함을 알 수 있다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.539-546
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• 2007

본 논문에서는 온-칩 스파이럴 인덕터 해석에 대한 3차원 전자장 시뮬레이션 방법을 제시하였으며, 이 방법은 정확히 예측 가능한 CMOS VCO를 설계하는데 적용될 수 있음을 보였다. VCO는 CMOS 0.25 um 표준 공정을 이용하여 LC-공진형으로 구현하였으며, 공진기의 스파이럴 인덕터는 실리콘 기판과의 사이에 그라운드 패턴을 삽입한 경우와 그렇지 않은 경우에 대해 각각 VCO를 구현하여 인덕터의 Q값 개선에 의해 VCO의 위상 잡음이 어느 정도 개선되는지를 검증하였다. 제작된 VCO는 2.5 V 제어 전압에서 3.094 GHz, -12.15 dBm 출력을 가지며, LC 공진에 사용된 단일 인덕터의 Q는 그라운드 패턴을 삽입한 경우 3 GHz에서 8% 정도 개선됨을 시뮬레이션을 통해 검증하였으며, 이로 인한 위상 잡음은 3 MHz 오프셋 주파수에서 9 dB 개선되어짐을 실험을 통해 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.388-389
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• 2005

In this paper, the electric properties of mercury Iodide multi-layer samples has been investigated. We measured and analyzed their performance parameters such as the X-ray sensitivity and dark-current for a mercury Iodide multi-layer X-ray detector with a dielectric layer. The digital X-ray image detector can be constructed by integrating photoconduction multi-layer that dielectric layer has characteristics of low dark-current, high X-ray sensitivity. However this process has found to have complexity on the performance of the sample. We have investigate dielectric layer that it substitute dielectric layer for HgO(Mercury Oxide). We have employed two approaches for producing the mercury Iodide sample : 1) Physical Vapor Deposition(PVD) and 2) Particle-In-Binder(PIB). In this paper fabricated by PIB Method with thicknesses ranging from approximately 180um to 240um and we could produce high-quality samples for each technique particular application. As results, the dielectric materials such as HgO between the dielectric layer and the top electrode may reduce the dark-current of the samples. Mercury Iodide multi-layer having HgO has characteristics of low dark-current, high X-ray sensitivity and simple processing. So we can acquired a enhanced signal to noise ratio. In this paper offer the method can reduce the dark-current in the X-ray detector.